高速IO常用HSTL/LVDS/SSTL接口电平的简单对比

高速IO常用HSTL/LVDS/SSTL接口电平的简单对比

引用

CSDN

1.

https://blog.csdn.net/sinat_30055139/article/details/141482002

在高速数据传输领域，接口电平的选择对系统的性能和稳定性至关重要。本文将介绍三种常用的高速IO接口电平标准：HSTL（High Speed Transceiver Logic）、LVDS（Low Voltage Differential Signaling）和SSTL（Stub-Series Terminated Logic），并对比它们的特点和应用场景。

HSTL（High Speed Transceiver Logic）

HSTL是一种单端I/O接口标准，由EIA/JESD8-6规范定义。它通常工作在200MHz以上，采用CMOS和BiCMOS器件，适用于多存储器组地址总线的驱动。HSTL的I/O结构是差分输入，其中一个输入在芯片内部连接到用户提供的参考电压上。所接收的最小差分输入摆幅为0.650.85V，输出驱动LVTTL，输出额定范围为01.5V。

HSTL需要4个工作电压：

• HSTL芯片功率供电电压Vdd
• 芯片输出缓冲器供电电压Vddq
• 接收器的参考电压Vref
• 接收电路上拉电阻的端接电压Vtt

根据输出驱动要求，输出规范分为4类。下图是Ⅰ类HSTL对称并联端接电路。

LVDS（Low Voltage Differential Signaling）

LVDS是一种低电压差分信令技术，是20世纪90年代推出的一种传输和接口技术。它有两个标准：ANSI/TIA/EIA-644和IEEE 1596.3。理论上最高传输速率可达到1.923Gbps，标准推荐的数据传输速率是655Mbps。

LVDS采用电流模逻辑，内部有一个恒流源，驱动差分对的电流。当输出高电平时，有两个N管导通，在接收器前的匹配电阻上产生正向压降；当输出低电平时，两个P管导通，在接收器前的匹配电阻上产生反向压降。

LVDS具有以下优点：

• 高数据率（100Mbps到2Gbps以上）
• 低功耗
• 低电压供电兼容
• 产生的噪声低
• 噪声抑制高
• 传输信号可靠
• 易于集成到系统级IC

SSTL（Stub-Series Terminated Logic）

SSTL是专为高速存储器应用开发的接口标准，特别针对单双数据率的SDRAM。支持的工作频率为333MHz或以上。由于采用DIMM布线，主存应用中主板总线的分支线很长，SSTL就是为主存优化设计的。

SSTL的主要优点包括：

• 能够驱动多个分支线匹配负载
• 提供更小的信号电压摆幅
• 更快的边沿率
• 与新存储器产品良好的兼容性
• 更低的EMI/RFI

SSTL的接收器需要一个参考电压信号Vref，内置差分共源放大器，提供更好的增益、更高的带宽和更小的门限偏置。布线时必须非常谨慎，多数信号线必须保持相同的长度，参考电压线和匹配电压线必须尽量保持干净。

SSTL规定了开关特点和特殊的端接方案，其目的是提高高速存储总线上的信号完整性。主流存储器DDR、DDR2、DDR3的内存颗粒产品均采用了SSTL的电平标准。具体来说：

• DDR采用的是SSTL-2标准，电压为2.5V
• DDR2采用的是SSTL-18标准，电压为1.8V
• DDR3采用的是SSTL-15标准，电压为1.5V

SSTL-15典型的电路互连如下图所示：

总结

HSTL、LVDS和SSTL各有其特点和适用场景：

• HSTL适用于需要高驱动能力的场合
• LVDS适用于需要长距离传输且对噪声敏感的场合
• SSTL则专为高速存储器应用优化设计

选择合适的接口电平标准对于确保高速数据传输系统的性能和稳定性至关重要。