100%提升信号完整性：阻抗匹配在高速SerDes中的实践与影响
100%提升信号完整性：阻抗匹配在高速SerDes中的实践与影响
在高速SerDes系统设计中，阻抗匹配是确保信号完整性的关键环节。从PCB传输线到连接器，再到高速电缆，每个环节的阻抗控制都直接影响着系统的信号质量。本文将深入探讨阻抗匹配的基本原理、具体实现方法以及如何使用现代工具优化设计流程。
一个高速SerDes通道（例如PCIe、112G/224G-PAM4）包含了多个关键片段：
- 传输线
- 连通孔（PTH或B/B via）
- 连接器
- 高速电缆
- 锡球（Ball and Bump）
理想情况下，我们希望所有这些片段都能保持一致的阻抗，以减少信号反射。然而，由于各个组件自身的结构特性，完全达到相同的阻抗设计几乎是不可能的。因此，我们的目标是尽量减少阻抗的变化。例如，下面的TDR图显示了一个设计阻抗为95欧姆的通道，通过控制阻抗在95欧姆上下10%的范围内，可以显著改善通道的信号完整性。
PCB阻抗匹配
通道中的每个片段都有其固有阻抗，这些阻抗应该接近芯片IP的内部阻抗。例如，PCIe的阻抗为85欧姆，112G SerDes的阻抗为100欧姆。我们将这种匹配称为阻抗匹配。一个阻抗匹配良好的通道（或透明通道）应该具有较低的反射系数，接近于0。系统SI工程师需要确保通道阻抗控制在一定的范围内。
我们的目标是降低反射系数，反射系数越低，return loss越好，整体信号完整性也会提升。每个高速信号通道都有其特定的阻抗要求，例如PCIe为85欧姆，网络信号SerDes为100欧姆（现在大多设计在90~95欧姆）。
传输线与连通孔的阻抗匹配
对于PCB设计者来说，主要关注以下两个方面：
1. 传输线的阻抗控制
a. 根据不同介质厚度，计算差分对的线宽、线距以满足阻抗条件。
b. 考虑PCB制造误差，例如材料DK、PCB蚀刻条件。以往分析制造误差非常耗时，但现在AI技术的发展大大简化了这一过程。例如，Cadence的Optimality软件可以智能判断参数收敛情况，大大缩短了模拟时间。
强烈建议在设计阶段就进行这些分析，这可以大大减少后续调试时间，提高产品量产时的可靠性。
c. 注意设计细节，例如差分对的PN长度差异。在224G系统中，这种差异要求已经低至0.5~1mil。通过EM求解器，我们可以分析调谐线区域的阻抗，并提供相应的解决方案。
2. 连通孔Via的阻抗控制
a. 使用3D EM求解器（例如Cadence Clarity）提取阻抗，并控制在可接受的范围内（5~10%）。
b. 与传输线类似，模拟PCB制造变量对Via阻抗的影响，尝试找出最坏情况。通过Cadence Optimality等工具，可以快速识别敏感参数。例如，下面的分析显示，Dss（PN两个Via之间的间距）对阻抗最为敏感。通过增加间距，可以降低敏感性，从而更好地控制阻抗。
ERL - 将反射损耗数值化
在比较两个通道的Return loss时，常常会遇到频域表现不一致的问题。而ERL（Effective Return Loss）解决了这一问题，它将具有带宽的return loss转换成一个数值，使我们能够轻松判断哪个通道的反射更好。
具体实现是通过计算无源通道的传递函数，乘以信号在不同频率上的功率密度，再利用傅立叶变换转换成时域脉冲响应，最后转换成dB数值。这样，我们就无需再纠结低频与高频哪个好，ERL已经综合考虑了信号频宽并进行了权重分配。
简单的阻抗匹配设计指南
要做好阻抗匹配，可以参考以下建议：
- 控制传输线阻抗与高速信号的阻抗要求一致。
- 信号线的参考平面需要保持完整。
- 注意蛇形走线造成的阻抗不匹配。
- 运用3D电磁模拟软件求得Via的阻抗，并执行制造稳定度分析。
- 妥善处理不连续结构（例如Pad、Solderball）。