SRAM的基本内容介绍
SRAM的基本内容介绍
SRAM是静态随机存储器的简称，为什么在CMOS工艺开发和量产阶段是非常重要的工艺监控手段？一方面，由于其速度相对DRAM快一个数量级，而被广泛应用于高速缓存；另一方面，由于SRAM Bitcell Design使用最紧的Rule, 因此一般来说具有最高的密度；而且，由于SRAM Array 是高度重复的阵列单元，使其可以通过Colum/Row迅速定位到目标单元，从而通过PFA进一步定位问题…如下左图，随着CPU速度要求越来越高，越来越多的Cache被集成到CPU内部，如下中图，为奔腾4处理器，其中黄色Highlight部分为SRAM Function Block, 几乎占据了CPU一半的面积。如下右图为SRAM function block的基本架构，包括SRAM Memory Array 及外围电路 Colum/Row Decoder, Address Register, SA, I/O 等。
下图为标准的6T SP SRAM结构示意图，一个基本的6T SRAM单元包括两个相互耦合的反相器INV和两个传输门Pass Gates (NMOS). INV分别由两对Pull-Up (PMOS) 和Pull-Down (NMOS) 构成，Word line用来Control传输门PG的关断，BL/BLB用来读写数据，N1和N2为数据存储节点。
另外两种常用的SRAM存储单元分别为8T 2-Port SRAM 和8T Dual-Port SRAM. 8T 2-Port SRAM由于读写分开，可以免受Read Disturb的影响，从而具有更大的Read Margin. 而8T Dual-Port SRAM 由于具有额外的读写端口，使其读写具有更大的灵活性，但是面积上是不占优势的。
如下图为SRAM Array, 包括SRAM区，Dummy Edge区和Well Pick-Up区，SRAM区域内相邻两个Bitcell上下Mirror, 左右Mirror.
对于SP SRAM, 一般会开发HD/HC两种Bitcell, FinFET结点中，可用Fin Number来命名，如HD S111 Bitcell, HC S122 Bitcell. 通用的命名规则一般用Bitcell面积来命名，如D0691, D0907.
从版图上可以看到，2P和DP相对SPS122来说多出来的部分为RPD/RPG以及PGA2/PGB2，面积上也从D0907（SP S122）→ D138 (2P S12233) → D194 （DP S1422).
若把后端连线加上，可以看到WL/VSS横向走线，而BL/BLB/VDD纵向走线，这样相对传统走线起到了很好的分流效果，布线上也非常规整。
下图为SRAM S122版图和TEM Plan-View图，切片结果无非就是从三个角度：Cut Along Fin, 可以看见EPI和MG Cross Section；Cut Along Gate, 可以看到Fin Profile和HKMG；Cut Along M0, 可以看到M0 和EPI Profile.
下图为Intel在第一代FinFET工艺平台开发出的几种Bitcell, 相对平面工艺技术，功耗和性能都得到了很好的优化。
SRAM Fail方式无非就如下版图所示就六种，具体Fail Mode又分为Single Bit Fail, Double Bit Fail, Column Fail, Row Fail, Block Fail. 若是出现Qual Bit Fail, 一般会查看是否是VSS/M0-V0的或者VSS-V1 Open, Colom/Block/Block, 一般是BEOL Fail.
- M0 to M0 Bridging
Gate to Gate Bridging
M0 to GT Bridging
M0 to M0G Bridging
GT/M0G/M0/V0 Open
BEOL Bringing/Open