PCIe布局和布线指南

PCIe布局和布线指南

引用

CSDN

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https://blog.csdn.net/jkh920184196/article/details/141676913

PCIe（Peripheral Component Interconnect Express）是现代GPU、USB、音频和网卡等设备的通用互连标准。随着PCIe技术的不断发展，其布线和布局要求也越来越严格。本文将详细介绍PCIe设备的PCB布局和布线指南，包括布线规格、拓扑结构、数据速率、损耗预算、差分阻抗、交流耦合电容器以及堆叠和布局对布线的影响等内容。

布线规格

目前，负责监督PCIe规范的行业工作组PCI-SIG发布了五代PCIe。PCIe Gen 5已于今年发布，预计PCIe Gen 6器件将在2022年推出。确切的布线规格取决于您将为特定元件使用哪一代PCIe。在设计方面，您需要将元件和主机控制器配对，以支持元件所需的数据带宽。PCIe向前和向后兼容，因此最小数据带宽被限制在控制器和外围元件的最小值。

拓扑和数据速率

所有PCIe链路均由多个通槽（差分对组）组成，这些通道作为一组串行接口提供高吞吐量。请注意，虽然PCIe通槽是串行的，但这些通槽组合在一起似乎形成并行总线，但事实并非如此。双向通信是通过Rx和Tx通槽组进行的。PCIe通槽作为差分对进行点对点布线，因此应制定关于长度匹配和偏斜的标准规则。PCIe标准定义了最多16个可用通槽，这些通道还定义了标准化PCIe卡插槽的大小。不同的主机控制器将有不同数量的可用通槽，然后可以定义它们能够支持多少外围设备。PCIe器件使用具有不同线路代码的嵌入式时钟（Gen 1和Gen 2中为8b/10b，Gen 3及更高版本中为128b/130b），因此我们无需担心像DDR中那样布线额外的时钟通道。最后，每一代的数据吞吐量都是上一代的两倍，在PCI Gen 5中达到32 GT/s。

损耗预算和差分阻抗

目前的五代PCIe对不同代的阻抗和损耗预算存在不同的规范，应密切关注这些规范以保持所需的性能。下表总结了这些内容。一些关于布线的指南将定义最大迹线长度，可以是确切数字也可以是范围。我在下表中编制了总损失预算；这些值是按每代指定的最大数据速率得出的。请注意，这些预算包括沿PCIe通槽长度的插入、返回、连接器和介电/粗糙度损耗。

尽管高速标准在规范中定义了诸如迹线长度之类的内容，但更重要的是布线路径上的损耗。来自反射、阻抗不连续性、吸收、铜粗糙度和其他来源的所有损耗在整个布线路径中叠加，确定走线长度时需要考虑这些损耗。对于PCIe，Gen4出现后，FR4就不再是最佳选择，并且需要更低损耗的层压板以支持在机架式单元或主板中的布线距离。在计算一块基板的迹线长度并将其扩展到不同的基板时要留意，因为两块不同基板上PCIe通槽的回波和插入损耗谱不太可能匹配。

交流耦合电容器

当前的PCIe基本规范要求在通道的发射器端附近放置176至265 nF的交流耦合电容器，以消除PCIe通槽中的直流偏移。差分对的两侧都需要交流耦合电容器，这些电容器作为一对分立电容器放置在通槽的Tx端（通常为0402电容器）。请注意您的元件数据表，因为您的驱动程序（主机）可能会推荐一个超出基本规范范围的特定值。

到达PCIe Gen6后，PAM4信号会再次将数据速率提高一倍，达到64 GT/s。同样，我们将按照上表中的趋势再次增加允许的损失值。除了通道损耗和确保整个互连的阻抗匹配之外，叠层设计和元件布置是确保PCIe通槽中差分对保持阻抗控制的两个重要点，同时能够以最少的层转换和与其他元件的干扰实现布线。

堆叠和布局如何影响布线

通槽数较少的典型PCIe板可以使用4层叠层，每个外表面上存在两个内部电源层和两个信号层（微带布线，Tx和Rx布线在电路板的不同侧面）。根据器件要求，可以为每个电源层设置不同的偏压水平。有些设计可能使用6层叠层，低速信号在两个电源层之间运行；要注意这一点，因为内部各层的高速信号会产生串扰，并且这些电路板需要接地。一些指南也适用于PCIe板的8层叠层和10层叠层。

如果您正在设计标准PCIe卡，则需要确保电路板的整体厚度符合PCIe卡标准的1.57毫米（PCIe Mini为1毫米）厚度和引脚，与PCB层堆叠无关。所有PCIe元件位于同一基板（无边缘连接器）上的其他电路板可以具有任意层数或厚度，但要坚持标准厚度以确保合理的制造成本。

带有PCIe卡槽的主板通常在同一层上布线所有信号（Rx和Tx相对位于主板两侧），因此您应该在主板上留出足够的空间来布线通槽，而无需层转换（下方过孔需要更多空间）。在更新世代的某些PCIe布线中，迹线使用“之”字形布线来补偿基板中纤维编织的偏斜。如果您使用低损耗的紧密玻璃编织基板，则可放宽此要求，但您仍应测试电路板以确保在应用规格范围内运行。

管脚、焊盘、过孔和分路布线

绕障碍物布线以及在PCIe板上容纳元器件和过孔尤为重要。到引脚、焊盘、元件和BGA分路布线的布线应该对称且长度匹配，并在链路的源端附近应用长度调节/不匹配。差分对应在其整个长度上紧密耦合，因此尽量避免因焊盘、过孔或布线路径上的元件而造成的变化。布局规划中的这一要点可以防止电路板旋转后出现信号完整性问题。

这对从BGA或其他元器件引出的分路布线同样适用。例如，布线至BGA将需要在一条走线上布置一个弯折，以到达其中一个焊盘。如果可能的话，另一条走线上也应出现相同的弯折。另外，差分对应在BGA上的相邻焊盘之间一起布线，而不是在走线之间使用焊盘进行布线。查看这篇关于布线到BGA上PCIe接口的帖子，了解更多信息。

对于过孔，Intel就PCIe Gen1标准的原始草案确实对PCIe通槽上的过孔数施加了限制，但严格的过孔数并没有互连上所有过孔的总损耗重要。虽然通常PCIe布线中的所有内容都发生在单层（不同侧的Tx和Rx），但要注意PCIe通槽末端存在过孔时的损耗。理想情况下，应尽量减少过孔数并进行背钻（无需使用盲孔/埋孔）。如果布局/布线正确，则无需过孔用于重复层过渡。

PCB设计软件包含受控阻抗布线功能时，将阻抗、耦合和迹线长度保持在规格范围内会容易得多。您可以直接在设计软件中指定阻抗公差，并且交互式布线工具将确保线迹以正确的几何形状和间距布置。