运放输出端大电容负载的影响及PCB布线优化方案

运放输出端大电容负载的影响及PCB布线优化方案

引用

CSDN

1.

https://blog.csdn.net/Stven_Gao/article/details/109732050

在模拟电子学中，运算放大器（运放）的输出端如果接有大电容负载，会对其性能产生显著影响。本文将通过同相比例放大器的例子，详细解释这种影响的原理，并提供PCB布线方面的优化方案。

以同相比例放大器为例，运放内部存在输出电阻ro。当输出端接有大电容负载时，该电容与ro会构成一阶低通网络，给电路带来附加相移，从而降低相位裕度。

从上图可以看出，运放内部已经存在两个RC网络，在高频处会产生小于-180°的相移，此时系统是稳定的。但如果再引入一个低通网络，会带来额外的相移，系统极有可能变得不稳定。例如，在方波输入时可能会产生电压过冲，甚至导致自激振荡。

值得注意的是，即使在理想情况下（CL=0），电路中仍然会出现轻微过冲，这是由于PCB布线产生的杂散电容引起的。

为了减小杂散电容对运放的影响，可以采取以下PCB布线优化方案：

1. 运放的负输入端和输出端不要覆铜，或者敷铜后挖空。
2. 运放的负输入端和输出端距离覆铜区域要足够远，一般大于20mil。
3. 环路中的电阻尽量不使用电位器。

以上内容来自西安交通大学《Analog Circuit Ⅲ》课程。