混合键合技术的利与弊
混合键合技术的利与弊
混合键合技术在先进封装领域受到关注，具有缩短垂直连接、提高热学、电气和可靠性优势。然而，目前混合键合工艺成本较高，无法大规模采用，面临对准精度、热管理、晶圆翘曲等挑战。AI芯粒和模块是混合键合和先进封装发展的巨大推动力，高性能和高价格有助于推动行业发展。为此，设备制造商、设备公司和材料供应商正在合作寻找能以较低成本实现最佳性能的工艺流程。
混合键合在先进封装领域正越来越受到关注，因为它可以为功能相似或不同芯片之间提供最短的垂直连接，以及更好的热学、电气和可靠性优势。
混合键合具有的优势包括将互连缩小至亚微米间距、高带宽、增强的功率效率以及相对于焊球连接的更好的缩放性。但是，尽管一些芯片制造商确实在大批量制造(HVM)中采用了混合键合，但目前该工艺的成本太高，无法大规模采用。而且由于混合键合将前端和后端生产连接在一起，因此芯片放置等组装工艺现在必须满足前端规格。
混合键合面临的其他挑战还包括，需要更好的铜凹陷均匀性、更快的芯片到晶圆放置和更好的对准、多个键合和解键合载体（这会增加成本）以及低温退火能力。最后，必须降低颗粒水平，特别是在芯片放置和切割步骤中。
Brewer Science首席应用工程师Alice Guerrero表示：“要成功大批量生产混合键合，需要解决与缺陷控制、对准精度、热管理、晶圆翘曲、材料兼容性和工艺吞吐量等相关的挑战。”
AI芯粒和模块是混合键合和先进封装发展的巨大推动力。它们的高性能和高价格有助于推动该行业发展。事实上，DRAM制造商正在评估从焊接凸点键合（通过热压）转向混合键合所能带来的净收益（见图1）。
图1：细间距混合键合，即使采用背面电源分布，也会导致高热量集中，需要散热器。
（图源：imec）
混合键合是实现将SoC分解为单个技术模块（小芯片）这一更大目标的关键推动因素。imec高级研究员、研发副总裁兼3D系统集成项目总监Eric Beyne表示：“如今，我们有一种将单片IC分解的方法，其中，将拥有用于SoC、逻辑和I/O设备的逻辑和SRAM内存等专门技术。我们需要推动一种看似单片或完全集成的解决方案，这样就看不到不同设备之间的界限。我们必须打破这种障碍，即脱离芯片会在带宽或能耗方面造成的损失。”
高带宽内存(HBM)制造商可以转向混合键合或熔融键合（电介质-电介质），但这样做存在一下缺点。EV Group (EVG)业务开发总监Thomas Uhrmann表示：“熔融键合目前确实是一种经过验证的300毫米晶圆制造工艺，而且这种键合对HBM非常有效。HBM目前堆叠了12个芯片，但很快会达到16层。但由于每个芯片的性能并不相同，因此基本上最薄弱的环节限制了整个堆栈的性能。这不是良率的问题，因为DRAM晶圆的良率非常好。速度分级实际上是一个很大的障碍。您需要实施预分类才能进行补偿。”
工艺工作原理
晶圆对晶圆键合方案是CMOS图像传感器混合键合的首个技术，其中像素阵列芯片与逻辑芯片键合，以最大化背面照明面积。现在，其他应用也开始使用混合键合技术，结合了处理器/缓存、3D NAND、MicroLED以及用于ChatGPT等LLM应用的AI模块。
先进封装中的芯粒集成概念提供了更多灵活性。“在先进封装中，您可以定制系统，”Tignis首席执行官Jon Herlocker表示，“您可以说，‘这部分逻辑非常复杂，所以我将在300毫米代工厂的先进节点上完成这部分工作，但我将从一个或多个更成熟的节点中获取其他功能，并将它们放在同一个封装中。’您可以有效利用成熟节点及其可预测的高良率工艺，从而降低整体风险。因此，一旦您决定采用先进封装（先进封装存在一定的风险），那么从复杂芯片中提取尽可能多的东西并使用更成熟的技术，然后通过该先进封装将其连接起来，这将带来各种好处。”
电源管理和对能效的需求是驱动芯片堆叠和新键合方法发展的另外两大因素。混合键合使企业能够创建“阻力最小的路径”，这意味着更短的互连、更高的互连密度以及更大的散热挑战。
在这一发展过程中，降低半导体功耗变得至关重要。可扩展性也变得至关重要（见图2）。“我们面临功耗壁垒，目前的能量密度通常为每平方厘米100瓦，但未来我们需要达到每平方厘米500瓦的速度，因此这是一个相当显着的增长，”Beyne表示，“如果你考虑每平方毫米500安培的电流，那么通过微凸块和焊料凸块传输可能不是处理高达每平方毫米500安培电流的最佳方法。“这可以通过将电源管理系统集成到设备附近来解决。也许我们不只通过全堆栈发送1.7V，但也许你会想到更高的电压，例如48V，然后在封装或电路板级别使用DC/DC转换来达到最终电压。”
Uhrmann指出，测试又增加了一层复杂性。“虽然凸块器件可以轻松进行测试，但混合键合就不那么容易了。您可以为混合键合创建一个双层，因为这样您就有了一个可以测试的底层，但您仍然需要在顶层有键合层。”
工艺原理
晶圆到晶圆键合工艺相较于芯片到晶圆方案更为成熟，但它有一个明显缺点——芯片尺寸必须相同。这对于处理器堆栈上的SRAM等应用表现很好，但在设计和制造方面需要更高的灵活性时，就需要采用芯片对晶圆键合技术，即将较小的芯片键合到较大的芯片上。在这里，集体芯片对晶圆键合的概念变得愈发有吸引力（见图2）。
图2：集体芯片到晶圆混合键合流程在激光释放层（绿色）上添加了一个声学层（灰色），使转移良率达到100%。
（图源：imec）
如图2所示，该工艺使用了多种载体，包括硅和玻璃。混合键合的工艺流程采用经过最终金属化层处理的晶圆，然后执行类似于片上镶嵌工艺的步骤。在SiCN介电层中，通过介电蚀刻最优地形成方形空腔，然后通过电化学沉积(ECD)用阻挡金属、铜晶种和铜填充这些空腔。随后的CMP工艺经过优化，可实现极高的晶圆间均匀性，从而尽可能产生光滑的电介质表面，同时在铜焊盘区域形成微小的凹陷。
第二步是将晶圆安装到载体上，然后对硅晶圆进行研磨/减薄。将晶圆翻转并键合到第二个载体上，然后旋涂一层光刻胶层，以在胶带框架上切割时保护表面。第三个载体与该芯片区域键合，然后去除光刻胶。将其放置在一个新的载体上，准备与目标晶圆键合，然后通过刀片、红外激光或紫外线进行解键合。
接下来，在真空腔中进行电介质活化步骤，使用等离子体优化键合表面，使其形成悬挂的Si-O–键。随后使用离子水（DI水）冲洗以润湿电介质。第二片晶圆以与第一片晶圆相同的方式通过铜CMP进行处理，然后与第一片晶圆对齐并键合。然后，这对晶圆在350°C的炉内退火两小时。
现在，这对已键合的晶圆以用于下一个晶圆进行减薄处理。Imec和其他公司已经证明，可以从临时载体上将极薄（50µm）至极厚（775µm）的芯片转移到目标晶圆上，且转移率和键合率均为100%。对于超薄芯片，硅载体是首选。玻璃载体虽然允许紫外线解键合，但它们与前端工具不兼容。
Imec、Brewer Science和Suss MicroTec最近展示了集体芯片到晶圆键合流程可以扩展到三到四片晶圆。在有机激光释放层中添加了一层所谓的声学层，以吸收由烧蚀（解键合）工艺引起的冲击波，这种冲击波可能会损坏芯片边缘。值得注意的是，通过红外显微镜测量的对准是倒装芯片工具和键合工具对准相结合的作用。
转移良率和键合良率是关键指标，在完全优化的制造和组装工艺下，这两个指标均可达到100%。将集体芯片到晶圆流程扩展到两片、三片和四片晶圆会使工艺变得复杂，因为在加工过程中会出现翘曲、粘合剂去除不完全以及芯片损坏等问题。
载体基板的选择取决于临时键合材料(TBM)及其解键合能力。“粘合剂将芯片临时键合到TBM的能力取决于其机械、热和化学特性以及芯片表面状况，”Brewer Science的Guerrero说道，“通常，粘合头温度和载体（卡盘）温度之间的相互作用将根据TBM的热特性进行调整，以实现最佳芯片粘合效果。激光解键合在芯片释放期间所需的力最小，因此是最佳选择。”
Guerrro指出，薄芯片存在损坏的风险，但这些风险可以通过材料和工艺设计来换件。“机械解键合是一种更具成本效益的解决方案，因为与激光解键合方案相比，设备成本更低，但其应用范围并不广泛，”她表示，“紫外线解键合并不普及，而且在载体层面实施具有挑战性。紫外线解键合胶带易于获得，是最经济的解键合方法，但在处理小于50µm的芯片时会受到限制。”
工具清洁度对于防止键合界面出现空隙至关重要，这些空隙在C-SAM图上显示为白点。“有趣的是，由于清洁方式和工艺，一些颗粒仍会在表面上移动。所以这并不意味着你不能有一个颗粒，”Adeia工程高级副总裁Laura Mirkarimi表示，“这是一个可以处理一些颗粒的工艺，但不移动的大颗粒会阻止其键合。在晶圆键合中，甚至在芯片对晶圆键合中，键合前沿移动得非常快，因此这确实是一种需要通过仔细处理表面来管理的自发键合。”
这解释了为什么在整个混合键合流程中必须优化多个清洁步骤。
最近还有其他工艺改进：
- SiCN沉积中的碳/氮含量经过优化，具有高键合强度和低粗糙度。对于HBM，这种典型的350°C工艺可以降低到200°C范围；
- 应用材料公司开发了一种300°C、5分钟的退火工艺，可将产量提高两个数量级，同时满足500纳米间距的低电阻250纳米铜CD的要求；
- 铜CMP应留下平坦的晶圆表面（总厚度变化或TTV），并且根据间距，1nm铜凹槽变化；
- EV Group推出的新型无机粘合剂粘合和激光解键合工艺可使用硅载体晶圆，该晶圆可提供100nm的TTV、更好的几何稳定性和更高的热导率。
硅载体上的后一种工艺还允许硅载体重复使用，从而减少工艺步骤并降低拥有成本。EVG的Urhmann表示：“我们使用了一种完全不同的释放层，一种可与前端兼容的无机材料。但硅载体可以被广泛使用。所以，你现在可以拥有与熔合键合配合使用的载体，这种载体还可以承载混合键合晶圆或非常薄的器件、外延层。因此，它将整个产品组合扩展到前端转移，但并不局限于此。而且，高精度意味着远小于100纳米。”
这些发展也会影响可持续性。“水回收和保持水清洁的成本很高，”他表示，“研磨和抛光会产生大量颗粒——甚至是纳米颗粒——因此过滤成本很高。”
“虽然面对面键合备受关注，但许多工艺都需要面对面键合，这意味着首先需要将其放在载体上并进行减薄，然后再转移到另一个载体上，”他表示，“因此，你拥有一个薄的器件晶圆，然后如果需要减薄另一个载体晶圆，你就得牺牲两片晶圆，这是不经济的。”
直到最近，具有高产量制造（HVM）能力的倒装芯片键合机的对准公差为±3µm(3西格玛)，但已降至1µm(3西格玛)。“对准精度的一个经验法则是，键合机的精度必须是焊盘直径的0.1至0.25倍，或者对于1µm的焊盘来说，精度为100到250纳米，”Adeia的Mirkarimi说道。最近，多家供应商已经开发并提供了具有亚微米精度的键合机，包括BESI(BE Semiconductor)和Suss MicroTec。
“尽管晶圆直接键合（D2W HB）具有诸多优势，但它也面临两大组装挑战，”英特尔的Feras Eid及其同事表示。“首先是对准，目前甚至下一代键合设备都无法满足1µm以下间距的贴装要求。其次是吞吐量，即使在当今相对宽松的间距（例如9µm）下，D2W HB贴装步骤也是整个HB流程中最慢且成本最高的步骤。”
因此，英特尔和其他公司正在探索拾放的替代方案，如流体自对准技术，它使用两个芯片上的微小水珠和引导图案来自对准结构。该工艺由CEA-Leti和英特尔联合开发。重要的是，芯片到晶圆在x、z和θ（旋转）方向上可能会错位。液体限制在特定条件下将芯片到晶圆的错位降低到200nm。虽然该工艺还不适合生产，但它有可能取代耗时的芯片放置步骤，预计吞吐量将提高10倍。
尽管半导体行业已证明混合键合适用于多种应用，但业界仍在不断努力减少晶圆步骤数量和成本。虽然制造AI芯片的公司可以负担得起更复杂的工艺，但为了让该技术渗透到成本更低的系统中，就必须简化工艺。
直接芯片到晶圆键合工艺比集体芯片到晶圆方法简单得多，集体芯片到晶圆方法只将合格的芯片放置在重构的晶圆上，然后将其键合到另一晶圆上。然而，直接键合容易受到污染，因为芯片放置工具直接接触敏感的键合表面，需要非常高的工具清洁度，甚至可能需要现场芯片清洁能力。
热挑战
混合键合带来的新功率密度水平需要采用新的散热方法。Imec研究人员利用3D打印技术开发了微流体冷却技术。采用这种方法时，通道的直径非常重要。
“在100到300微米的范围内，水流更能自然地流入结构，从而产生直接流向芯片背面的水柱，就像淋浴喷头一样直接冷却系统。”Beyne说道。他指出，通过用交错针状翅片结构对芯片背面进行额外改造，将进一步减少热传输，实现每平方米开尔文10瓦（W/m2-K）的传热系数值。“总体而言，冷却可将芯片温度降低约50°C。”
每次将混合键合工艺缩小到更小的线宽和间距时，键合强度和对准度都必须得到改善。键合强度需要变得更好，晶圆的平整度也需要更好，而这在很大程度上取决于晶圆厂的化学机械抛光(CMP)能力。
在制造过程中，焊料凸块的间距为45µm。“晶圆到晶圆键合实现400nm和200nm间距的路径，但芯片到晶圆键合的间距则稍显落后，在10到1µm的范围内，这可能是该技术的最佳范围，”Beyne说道。
结论
设备制造商、设备公司和材料供应商正在通过多种方式进行合作，以找到能够以较低成本实现最佳性能的工艺流程，以便非尖端设备能够充分利用混合键合所提供的所有优势。但新技术正在经历成长的烦恼。它需要新的程序、新的工具能力，甚至一些新的工艺。
此外，不同的应用有不同的需求，因此可能会出现多种领先的方法。不过，目前，混合键合工艺和供应链处于不断变化之中，但这对于新技术来说并不罕见。