深入解析 | 锁相环（PLL）的工作原理及其倍频机制

深入解析 | 锁相环（PLL）的工作原理及其倍频机制

CPU的主频是如何达到几个GHz的？为什么电脑CPU的主频可以达到2.5GHz，而常用的晶振频率却只有几MHz到几百MHz？这背后的关键技术就是锁相环（PLL）。

锁相环（PLL）是什么？

锁相环（PLL）是一个反馈控制电路，它通过反馈不断调整环路内部振荡信号的频率和相位，使其跟随外部输入的参考信号。具体来说：

• 当外部输入信号为时钟时，PLL可作为频率综合器用于产生时钟信号，也可以作为相位的滤波器过滤输入信号的相位噪声。
• 当外部输入信号为数据流时，PLL可作为数据时钟恢复电路用于跟踪恢复数据。

锁相环是如何实现倍频的？

锁相环实现倍频的过程可以分为以下几个步骤：

1. 参考频率与输出频率的比较：锁相环需要一个参考频率（f0），可以是温补晶振、恒温晶振或卫星授时的秒脉冲。输出频率为f1。f0与f1同时输入一个鉴相器装置中，比较相位后得到一个低频信号。

2. 低通滤波与压控振荡器：比较后的低频信号通过低通滤波器后得到一个平滑的电压值，作用在压控振荡器上形成输出频率f1，此时f0 = f1。

3. 倍频实现：为了实现倍频，需要对输出频率f1进行N分频，得到f2。如果将分频器划分到压控振荡器的模块中，此时的f2相当于原来的f1，即f2 = f0。真正的压控振荡器输出频率f1 = N * f2 = N * f0，从而实现了倍频。

4. 稳定机制：锁相环的稳定性取决于输入的参考频率f0与分频后的频率f2之间的相位差。这个相位差会使鉴相器输出不同的电压值，经过环路滤波器后作用在压控振荡器，使输出频率发生改变，从而实现倍频。

锁相环的重要性

锁相环在电子工程领域具有极其重要的地位：

• 在微控制器中，如STM32采用8MHz晶振，通过内部锁相环电路实现9倍频，将时钟提升至72MHz。
• 学习锁相环有助于深入理解系统架构，对于职业发展也大有裨益，更容易晋升为项目领导者。

锁相环技术虽然复杂，但通过理论与实践相结合的学习方式，可以更好地掌握其精髓。