input/output delay详解

input/output delay详解

引用

CSDN

1.

https://blog.csdn.net/qq_34326957/article/details/144209416

前言

静态时序分析（STA）无法检查未被约束的路径，不同的路径需要使用不同的约束。set_input_delay和set_output_delay是关于IO边界上的约束。

set_input_delay和set_output_delay都是对外部延时信息的描述。

一、input delay

set_input_delay用于描述输入信号在时钟沿后多长时间到达模块的端口上。

代码示例：

set_input_delay 1.0 -clock ck [get_ports In1]

二、output delay

set_output_delay用于描述输出信号在后级模块中需要在时钟沿之前提前多长时间准备好。

代码示例：

set_output_delay 2.5 -clock ck [get_ports out1]

总结

在进行SOC设计时，由于电路规模较大，需要对设计进行划分。在一个设计团队中，每个设计者负责一个或几个模块。设计者往往并不知道每个模块的外部输入延迟和/或外部输出的建立要求。这时，可以通过建立时间预算（Time Budget），例如假设输入和输出的内部电路仅仅用了时钟周期的40%。如果设计中所有的模块都按这种假定设置对输入/输出进行约束，将还有20%时钟周期的时间作为富余量。