常用组合逻辑电路模块(5)：加法器

常用组合逻辑电路模块(5)：加法器

引用

CSDN

1.

https://blog.csdn.net/qq_74114817/article/details/137712832

加法器是数字电路中常用的组合逻辑电路模块，用于实现二进制数的加法运算。从简单的半加器到复杂的多位加法器，加法器的设计和实现体现了数字电路设计中的许多重要概念。本文将详细介绍半加器、全加器以及多位加法器的实现方式和特点。

半加器和全加器

半加器

半加：只考虑两个加数本身，不考虑低位进位的加法运算。实现半加运算的逻辑电路称为半加器。

其对应真值表为：

由真值表可得逻辑表达式：

• CO = AB
• S = A⊕B

逻辑电路和框图如下：

其中，CO为进位输出端，S为求和输出端。

全加器

全加：能完成被加数、加数和低位进位信号的相加的运算。实现全加运算的逻辑电路称为全加器。

其对应真值表为：

逻辑符号：

多位加法器

串行进位加法器

依次将低位全加器的进位输出端CO接到高位的进位输入端CI，就可以构成多位串行加法器。

缺点：低位运算结束产生进位后，高位才能开始全运算，显然运算速度慢。

超前进位加法器

为了提高运算速度，必须减少进位信号逐级传递所消耗的时间。思路：使每位的进位只由被加数和加数决定，而与低位的进位无关。

加到第i位的CI，一定能由Ai-1，Ai-2，...，A0和Bi-1，Bi-2，...，B0唯一确定。

优点：运算速度快。

缺点：电路结构复杂。加法器位数增加时，电路复杂程度随之急剧上升。