PCIe 5.0布线指南详解

PCIe 5.0布线指南详解

引用

CSDN

1.

https://blog.csdn.net/qq_41904778/article/details/135922073

PCIe 5.0的布线设计是一个复杂而精细的过程，涉及多个关键参数和技术细节。本文将从松耦合与紧耦合、微带线与带状线、板材选择、走线优化、串扰控制、电容应用等多个维度，全面解析PCIe 5.0的布线要点，为硬件工程师和PCB设计师提供详尽的技术指南。

一、松耦合和紧耦合

1. 松耦合优点是相同走线宽度下电介质更薄，同时对线间距的变化不敏感，提供了更好的阻抗控制；
2. 松耦合缺点是需要更大的区域进行绕线；
3. 紧耦合优点是更高的布线密度，相同阻抗下走线可以更细，同时具有更好的共模噪声抑制；
4. 紧耦合缺点是阻抗随线间距的变化大；

【注】使用松耦合或紧耦合主要是在布线密度和阻抗控制之间权衡

例如，差分对等长通常需要对一个分支进行蛇形处理，以保持P到N的等长。对于松耦合的走线，蛇形线不会急剧改变走线的差分阻抗。而对于紧耦合的走线，走线到走线间距的变化会显著改变标称差分阻抗±10%。

为了减少共模干扰，一般推荐在TX源端进行差分对的等长（deskew），不在RX端进行等长，如下图：

因蛇形走线会给差分阻抗带来不连续，尽量使电长度（electrical length）低于信号上升时间来最小化蛇形走线。一般情况下，保持蛇形布线长度< 100mil，弧度和弯度为45度，如下图：

关于差分信号其余需要注意的地方：

①差分间距一般是走线宽度的1~2倍

②高速差分信号（>10GHz）采用圆弧走线

③在高速差分信号的过孔和焊盘使用泪滴减少阻抗不连续

二、微带线和带状线

相同宽度和铜厚的带状线插损小于微带线

推荐的TX/RX走线方式和隔直电容摆放位置：

三、板材和介电常数

介电常数(在datasheet中为Ɛr或Dk)是材料绝缘性能的度量，影响嵌入的导体电容以信号在传输线上的传播速度。较低的介电常数提供更好的绝缘，更快的信号传播，较高的走线阻抗为给定的走线几何和较小的寄生电容：

在选择板材时，我们要考虑：

1. 选择具有较低损耗正切的材料，以减少介质损耗引起的信号衰减

2. 选择较低的Ɛr，以获得最佳的信号性能，并减少相位抖动

3. 选择密集的玻璃纤维风格的芯板和PP用于高速信号层，最大限度地减少阻抗和信号速度的变化

4. 选择稀疏的玻璃纤维风格的芯板和PP用于功率层和低速通用信号层，以降成本

5. 使用更宽的走线和压延铜箔，而不是传统的电解(ED)铜箔，以减轻导体损耗

6. 使用粗糙度更低的铜箔，例如RTF2和HVLP铜箔(减少趋肤效应的影响)

低介电常数以及控制介电常数随频率变化幅度的好处：

1. 低介电常数可以减少介质厚度，降低加工难度，在相同板厚下也可腾出更多层给其它信号

2. 低介电常数会导致更快的信号传播速度Tpd和减小走线的寄生电容C，从而提高信号质量

3. 选择具有平台频率响应的介电常数，有利于减少相位抖动以获得最佳信号

四、走线

•对于高速收发器信号，使用6mil或更大的走线宽度，以尽量减少导体损耗

•BGA breakout区域使用4mil走线宽度，并保持其走线长度尽可能短

2.TI Gen4 layout guide推荐PCIe差分走线增加GND孔回流，内层挖空优化阻抗

Intel Gen4 layout guide不推荐在PCIe差分信号上使用“跑道型”反焊盘

3. 差分走线优化

五、串扰

1. 对于完全包含在均匀介质材料中的信号线(如带状线)，电容性和感性正向串扰相等并抵消。对于非均匀介质(如微带线)，电感分量往往较大，由此产生的耦合噪声为负：

2. Stub VS Xtalk，建议优先关注串扰

六、Blocking Cap

1. Intel an672-683624-666691隔直电容铜皮挖空规则如下：

挖空的方式分为以下几种，具体哪种挖空方式、尺寸、深度最好需进行3D仿真对比得出结论：

2. Intel PCIe 4.0耦合电容通用设计规则：

①TX耦合电容应在DFM规则允许情况下尽可能靠近主控或金手指，不应该放置在链路正中间

②虽0402尺寸是可以接受的，但0201尺寸电容更推荐使用。封装尺寸越小，寄生效应越小，引入的阻抗不连续越小

③gen 5隔直电容值可能与gen 1~4不一样

•规范要求gen 1~4隔直电容使用的最小值为75nf，最大值为200nf

•PCIe gen 1、2和DMI的电容：在75 nF-200 nF的规格值之内

•PCIe 3.0和DMI 3的电容：在180 nF-265 nF的规格值之内

•PCIe 4.0向后兼容PCIe gen 1, 2和3，gen 4电容值的变化不会影响与PCIe第1、2和3代的向后兼容性

④介电性能不是交流耦合电容的主要考虑因素。预计只要电容满足其他所有要求，从COG到X7R的任何类型都是可以接受的

⑤有些电容在受热时的性能低于其标称值的50%。在选择元件时，设计人员应考虑电容对温度的耐受性，电路板设计人员在将电容放置在产生热量的器件(如功率场效应管)旁边时也应谨慎。

七、Boomerang Via

八、工艺

1. 压制过程中使用PP填充走线间距会比树脂填充有更好的插损和串扰

九、AC端接

CEM规范要求AIC卡上的RC端接网络用于sideband引脚，RC端接应使用小尺寸的SMT电阻和电容器组件，例如0201。电阻必须直接连接到地——通过不超过30mil的走线（从电阻焊盘开始算）。电容必须连接在电阻和sideband引脚之间，在电容焊盘下方必须挖空参考平面。AC端接低速线，需要控制阻抗（42.5 ohm，+/-10% ）

十、玻纤效应

目前，覆铜板中应用的电子玻纤布主要有E-玻纤布（Electrical Glass, E-glass）、扁平E-玻纤布（Miracle Super Glass, MS-glass）和NE-玻纤布（NE-glass）三种，其中E-glass最常用。

减小玻纤效应就是减小下图的孔或者窗口：

减小玻纤效应的方法：

1. 使用更宽的走线宽度而不是更窄的走线宽度来达到阻抗目标

2. 指定较密集的玻纤布(2116、2113、7268、1652)，而不是稀疏的玻纤布(106、1080)

3. 制板优化：在制板阶段将板料旋转一定的角度（不是正交）——会降低开料利用率

4. 使用Ne-glass(低Er)制成的Nelco 4000-13基板，其相比于常规e -glass(高Er)制成的FR4基板预算成本增加1.25倍。玻纤布与树脂的Dk越接近，窗口处的Dk波动随之减弱。

5. 使用Intel推荐的之字型（Zig-Zag）走线——会增加布局空间及走线损耗

6. 对于带状线，使用两种不同间距的玻纤布达到顶部和底部平均的效果

7. 差分信号做deskew时不需考虑玻纤效应

十一、遗留问题

1. breakout方式会影响串扰积累？

左边为相长干涉（Constructive），右边为相消干涉（Destructive）

十二、参考文章

1.TI官网关于PCIe背板的Layout Guidehttps://www.ti.com/content/dam/videos/external-videos/8/3816841626001/6287846626001.mp4/subassets/pcie_board_layout_guidelines.pdf

2.Intel关于高速串行接口的Layout Guide

https://cdrdv2-public.intel.com/666567/ug20298-683864-666567.pdf

https://cdrdv2-public.intel.com/654621/an528.pdf

PCB Stackup Design Considerations for Intel® FPGAs