三段式状态机详解与序列检测器设计

三段式状态机详解与序列检测器设计

引用

CSDN

1.

https://m.blog.csdn.net/qq_26087259/article/details/144534575

三段式状态机是一种常见的状态机设计方法，广泛应用于数字电路设计中。本文将详细介绍三段式状态机的定义及其在序列检测器中的应用，并通过一个具体的示例——设计一个检测序列"101"的序列检测器，展示状态机的设计过程。文章还将提供Verilog和VHDL两种硬件描述语言的实现代码及其测试平台代码。

一、三段式状态机定义

三段式状态机由三个主要部分组成：

• 第一段：状态的锁存
  存储当前状态，并在时钟边沿更新状态，为时序逻辑电路。

• 第二段：状态的转换
  基于当前状态和输入信号，计算下一个状态。

• 第三段：状态的输出
  根据当前状态和输入信号，生成输出信号。

二、序列检测器示例

2.1 示例说明

设计一个检测序列"101"的序列检测器。该检测器在连续输入比特流中检测到"101"序列时，生成一个高电平输出信号Y。

状态定义：

• S0：初始状态，未检测到任何序列。
• S1：检测到第一个’1’。
• S2：检测到"10"。
• S3：检测到"101"，输出高电平Y = ‘1’，否则输出‘0‘。

状态转移图：

2.2 Verilog实现代码

2.2.1 Verilog实现代码

module SequenceDetector (
    input wire clk,      // 时钟信号
    input wire reset,    // 复位信号
    input wire din,      // 输入数据流
    output reg Y         // 检测到序列时输出高电平
);
    // 状态编码定义
    parameter  S0 = 2'b00;
    parameter  S1 = 2'b01;
    parameter  S2 = 2'b10;
    parameter  S3 = 2'b11;
    reg[1:0] current_state; // 当前状态
    reg[1:0] next_state;    // 下一状态
    // 状态寄存器：同步复位和状态更新
    always @(posedge clk or posedge reset) begin
        if (reset) begin
            current_state <= S0;
        end else begin
            current_state <= next_state;
        end
    end
    // 下一个状态逻辑：组合逻辑
    always @(*) begin
        case (current_state)
            S0: begin
                if (din)
                    next_state = S1;
                else
                    next_state = S0;
            end
            S1: begin
                if (!din)
                    next_state = S2;
                else
                    next_state = S1;
            end
            S2: begin
                if (din)
                    next_state = S3;
                else
                    next_state = S0;
            end
            S3: begin
                if (din)
                    next_state = S1;
                else
                    next_state = S2;
            end
            default: next_state = S0;
        endcase
    end
    // 输出逻辑
    always @(posedge clk or posedge reset) begin
        case (current_state)
            S3: Y = 1'b1;
            default: Y = 1'b0;
        endcase
    end
endmodule

2.2.2 Testbench代码

`timescale 1ns / 1ps
module tb_SequenceDetector;
    // 输入信号
    reg clk;
    reg reset;
    reg din;
    // 输出信号
    wire Y;
    // 实例化序列检测器
    SequenceDetector uut (
        .clk(clk),
        .reset(reset),
        .din(din),
        .Y(Y)
    );
    // 时钟生成
    initial begin
        clk = 0;
        forever #10 clk = ~clk;  // 每10ns翻转一次
    end
    // 测试序列
    initial begin
        // 复位
        reset = 1;
        din = 0;
        #20;
        reset = 0;
        #20;
        // 输入序列: 1,0,1
        din = 1; #20;  // S0 -> S1
        din = 0; #20;  // S1 -> S2
        din = 1; #20;  // S2 -> S3, Y=1
        // 输入其他序列
        din = 1; #20;  // S3 -> S1
        din = 0; #20;  // S1 -> S1
        din = 0; #20;  // S1 -> S2
        din = 1; #20;  // S2 -> S3, Y=0
        // 结束仿真
        $stop;
    end
endmodule

2.3 VHDL实现代码

2.3.1 VHDL实现代码

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity SequenceDetector is
    Port (
        clk   : in  std_logic;   -- 时钟信号
        reset : in  std_logic;   -- 复位信号
        din   : in  std_logic;   -- 输入数据流
        Y     : out std_logic    -- 检测到序列时输出高电平
    );
end SequenceDetector;
architecture Behavioral of SequenceDetector is
    -- 状态编码定义（使用二进制编码）
    constant S0 : std_logic_vector(1 downto 0) := "00";
    constant S1 : std_logic_vector(1 downto 0) := "01";
    constant S2 : std_logic_vector(1 downto 0) := "10";
    constant S3 : std_logic_vector(1 downto 0) := "11";
    signal current_state, next_state : std_logic_vector(1 downto 0) := S0;
begin
    -- 状态寄存器
    process(clk, reset)
    begin
        if reset = '1' then
            current_state <= S0;
        elsif rising_edge(clk) then
            current_state <= next_state;
        end if;
    end process;
    -- 下一个状态逻辑
    process(current_state, din)
    begin
        case current_state is
            when S0 =>
                if din = '1' then
                    next_state <= S1;
                else
                    next_state <= S0;
                end if;
            when S1 =>
                if din = '0' then
                    next_state <= S2;
                else
                    next_state <= S1;
                end if;
            when S2 =>
                if din = '1' then
                    next_state <= S3;
                else
                    next_state <= S0;
                end if;
            when S3 =>
                if din = '1' then
                    next_state <= S1;
                else
                    next_state <= S2;
                end if;
            when others =>
                next_state <= S0;  -- 默认回到S0
        end case;
    end process;
    -- 输出逻辑
    process(current_state)
    begin
        if current_state = S3 then
            Y <= '1';
        else
            Y <= '0';
        end if;
    end process;
end Behavioral;

2.3.2 Testbench代码

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity tb_SequenceDetector is
end tb_SequenceDetector;
architecture Behavioral of tb_SequenceDetector is
    signal clk   : std_logic := '0';
    signal reset : std_logic := '0';
    signal din   : std_logic := '0';
    signal Y     : std_logic;
    -- 实例化序列检测器
    component SequenceDetector
        Port (
            clk   : in  std_logic;
            reset : in  std_logic;
            din   : in  std_logic;
            Y     : out std_logic
        );
    end component;
begin
    uut: SequenceDetector
        Port map (
            clk   => clk,
            reset => reset,
            din   => din,
            Y     => Y
        );
    -- 时钟生成
    clk_process :process
    begin
        clk <= '0';
        wait for 10 ns;
        clk <= '1';
        wait for 10 ns;
    end process;
    -- 测试序列
    stimulus: process
    begin
        -- 复位
        reset <= '1';
        wait for 20 ns;
        reset <= '0';
        wait for 20 ns;
        -- 输入序列：1,0,1
        din <= '1'; wait for 20 ns;  -- S0 -> S1
        din <= '0'; wait for 20 ns;  -- S1 -> S2
        din <= '1'; wait for 20 ns;  -- S2 -> S3, Y=1
        -- 输入其他序列
        din <= '1'; wait for 20 ns;  -- S3 -> S1
        din <= '1'; wait for 20 ns;  -- S1 -> S1
        din <= '0'; wait for 20 ns;  -- S1 -> S2
        din <= '1'; wait for 20 ns;  -- S2 -> S3, Y=1
        -- 结束仿真
        wait;
    end process;
end Behavioral;

2.4 仿真结果

检测到该序列存在”101“时，Y拉高为1，否则为0。