高速IO常用HSTL/LVDS/SSTL接口电平的简单对比

高速IO常用HSTL/LVDS/SSTL接口电平的简单对比

引用

CSDN

1.

https://blog.csdn.net/sinat_30055139/article/details/141482002

HSTL（High Speed Transceiver Logic）是一种单端I/O接口标准，其规范由EIA/JESD8-6定义。HSTL支持200MHz以上的高速传输，通常采用CMOS和BiCMOS器件，适用于多存储器组地址总线的驱动。HSTL的I/O结构采用差分输入方式，其中一个输入在芯片内部连接到用户提供的参考电压上。所接收的最小差分输入摆幅为0.650.85V，输出驱动采用LVTTL电平，输出额定范围为01.5V。HSTL需要4个工作电压：芯片功率供电电压Vdd、输出缓冲器供电电压Vddq、接收器参考电压Vref以及接收电路上拉电阻的端接电压Vtt。根据输出驱动要求，HSTL规范分为4类，下图是Ⅰ类HSTL的对称并联端接电路。

LVDS（Low Voltage Differential Signaling）是一种低电压差分信令技术，也被称为RS-644总线接口。LVDS技术规范有两个标准：1995年11月由TIA/EIA公布的ANSI/TIA/EIA-644标准和1996年3月发布的IEEE 1596.3标准。理论上，LVDS可以在无损传输线上达到1.923Gbps的最高传输速率，标准推荐的数据传输速率为655Mbps。LVDS采用电流模逻辑，内部包含一个恒流源，用于驱动差分对的电流。下图是LVDS传输的简化示意图。LVDS具有高数据率、低功耗、低电压供电兼容、噪声低、噪声抑制高、传输信号可靠等优点，已经成为应用最广泛的差分信令标准之一。

SSTL（Stub-Series Terminated Logic）是专为高速存储器应用开发的接口标准，特别针对单双数据率SDRAM，支持333MHz或以上的频率。由于主存应用中主板总线的分支线较长，SSTL进行了专门优化。SSTL的主要优点包括能够驱动多个分支线匹配负载、提供更小的信号电压摆幅、更快的边沿率、良好的兼容性和更低的EMI/RFI。SSTL的接收器需要一个参考电压信号Vref，内置差分共源放大器，提供更好的增益、带宽和门限偏置。DDR、DDR2、DDR3等主流存储器均采用了SSTL标准，其中DDR采用SSTL-2（2.5V），DDR2采用SSTL-18（1.8V），DDR3采用SSTL-15（1.5V）。SSTL-15的典型电路互连如下图所示。