SerDes系统结构组成详解
SerDes系统结构组成详解
SerDes（Serializer/Deserializer）系统是高速通信领域的重要技术，用于实现数据的串行化和并行化转换。本文将详细介绍SerDes系统的结构组成及其关键模块的工作原理，包括四种不同的架构类型、PCS层和PMA层的主要组成部分，以及8B/10B编解码、串并转换电路和时钟数据恢复电路等关键技术。
SerDes系统架构
SerDes有多种不同的架构，不同的架构应用领域也不同。按照数据和时钟传输的方式，可以将SerDes分为四类：
并行时钟型SerDes：通过将并行的数据总线串行为多对差分信号。该结构的主要特点是数据和数据的并行时钟同时发送，发送的时钟用于接收端数据的采样。由于时钟和数据同时传输，该电路对时钟偏斜比较敏感，主要应用于以太网交换机。
嵌入式时钟型SerDes：在数据发送时将时钟信号嵌入发送的数据流中，同时接收端将建立同步时钟。该电路结构解决了电路对时钟偏斜的敏感问题，主要应用于图像处理和传感器的连接设备。
位交错型SerDes：通过将输入的低速串行数据流转换高速的串行数据流。对于接收端而言是将高速的串行数据流转化为低速的串行数据流。该结构特点是串行数据输入的通道和数据输出通道可能不在同一通道，主要应用在SONET和SDH。
8B/10B架构型SerDes：8B/10B编码器将8B数据编码成10B数据，然后将10B数据串行化。编码后的数据不仅有利于直流平衡，还有利于接收端时钟恢复。SerDes在有损耗的媒介上传输数据时，这一优点可以使保证传输数据信号有较少的失真。主要应用于以太网物理层收发器。
对上述四类SerDes架构的优缺点以及用途的分析可知，各类SerDes都有优缺点。不同架构的SerDes收发器具有不同的电路结构，应用在不同的领域。
SerDes的PCS层和PMA层
Serdes的PCS层主要包括8B/10B编解码电路。根据8B/10B编码规则，可以避免数据流中出现长的0或者长1，以保证数据传输的直流平衡。
PMA层主要包括高速串并和并串转换电路、高速采样电路、时钟发生电路和时钟数据恢复电路等。串并转换电路是将并行数据转化为串行数据，并串转换电路是将串行数据转化为并行数据。时钟发生电路主要包括PLL（锁相环）电路、DLL（延迟锁相环）电路和时钟倍频电路，主要为SerDes各模块提供相应的时钟，时钟数据恢复电路从接收到的数据流中恢复出时钟和数据，恢复出的时钟用于高速采样电路，高速采样电路对对接收数据进行采样，最终恢复出数据。
SerDes电路设计的关键模块主要包括8B/10B编解码模块、串并转换和并串转换模块以及数据恢复模块等。
8B/10B编解码
线路编码机制的原理是将输入数据通过一定的编码规则转变成接收器所需要的数据。高速串行传输系统的数据流中会出现长0或者长1的现象，不利于数据的直流平衡和时钟数据的恢复。由IBM开发的8B/10B编码机制解决了这一问题，已经成为高速串行传输系统广泛采用编码技术。千兆位以太网1000BASE-X收发器和10G以太网都采用了8B/10B编码机制。8B/10B编码主要包括256个数据字符和12个控制字符，12个控制字符主要用于数据的对齐和通道划分。
8B/10B编码器实现方式由很多种，主流的实现方法有查表法、组合逻辑表达法和查表法和组合逻辑表达式结合法。查表法通过寻址的方法实现8B/10B编码，将8B和10B数据存入一个存储器（ROM）中，将8B数据作为存储器的地址，通过寻址的方式的输出10B数据。该方法简单直接，但是编码电路的面积偏大，以及编码器电路的工作频率受ROM读取时间的限制。组合逻辑表达式法通过分析编码表内在联系，列出8B数据和10B数据的真值表，通过真值表列出逻辑表达式。该方法的逻辑表达式复杂，同时存在竞争和冒险。查表法和组合逻辑表达式结合法是通过分析编码的内在联系，将编码表中的一部分数据用查表法来实现，另一部分用组合逻辑的方法来实现，该方法结合上述两种编码方式的优点，已被广泛的采用。
8B/10B解码器相较于编码电路设计比较简单，8B/10B编码器是一对二编码方式，一对二是指输入的8B数据对应两组10B数据，要根据上一组10B数据极性去选择其中的一组数据[45]。而8B/10B解码器是一对一的解码方式，输入一组10B数据只能对应一组数8B数据。现在大部分8B/10B解码器都是通过组合逻辑的方式实现的，由于8B/10B编码器的10B输出数据与上一组10B数据的极性相关以及存在着控制字符，在8B/10B解码器设计中需要加入极性检测模块、控制字符检测模块和误码检测模块。
串并转换和并串转换电路
串并转换（SIPO）和并串转换（PISO）电路通过移位寄存器级联的方法进行设计的，可以实现数据并行和串行的输入和输出。
串并转换电路的移位寄存器接法如图示，该电路结构通过将四组触发器级联来实现1：4串并转换，Data_in为输入的串行数据，Q0-Q3为并行输出数据，触发器DFF1至DFF4都是上升沿触发，后级触发器频率为前级触发器频率的一半，这就错开了时域中的串行输入，从而实现了数据并行输出。此电路并行输出的时序不同步，需要通过同步触发器将并行数据Q0-Q3同步。
串并转换电路的移位寄存器接法如图所示，D0-D4并行输入端，DOUT为串行输出端，W_EN为写入控制信号。为了将数据写入到寄存器中，W_EN必须保持低电平，写入并行数据完成后。需要移位时，W_EN则必须处于高电平，并且必须给予一定时间脉冲，每提供一个时钟脉冲，通过移位寄存器将数据向左（或向右）移动一位，最后将并行数据串行输出。
时钟数据恢复电路及其常见结构
时钟数据恢复主要完成时钟和数据的恢复，时钟数据恢复电路的原理如图所示。时钟恢复主要是从接收端数据流中将时钟信息提取出来。数据恢复利用恢复出的时钟对环路中的数据进行采样。通常CDR一般包括两个环路，一个是频率锁定环路，另一个是相位锁定环路。
常见的CDR结构可以分为二大类：第一类是反馈相位跟踪结构。如基于PLL结构的CDR和基于相位插值器（PI）结构的CDR；第二类是无反馈相位跟踪结构，如基于过采样结构的CDR。下面介绍这几种常见的CDR结构。
基于PLL结构的CDR
基于PLL结构的CDR根据有无外部参考时钟，将CDR分为无外部参考时钟的CDR和有外部参考时钟的CDR两种。
无参考时钟CDR也是由两个环路组成，其结构原理如图所示。频率锁定环路由鉴频器（FD）、电荷泵（CP）、滤波器（LF）和压控振荡器（VCO）组成。频率锁定环路的工作原理是通过FD进行鉴频，并将鉴频的结果输出给CP和LF产生控制电压，在通过控制电压使VCO输出与数据频率相近的时钟频率，完成了频率锁定。
相位锁定环路主要由鉴相器（PD）、CP、LF和VCO等组成，在完成频率锁定后，相位锁定环路开始工作，通过PD比较数据和时钟的相位关系，并将相位检测结果输出给CP和LF产生控制电压，控制电压控制VCO，使其输出的时钟相位锁定到输入的数据相位上，完成相位锁定。
无参考时钟CDR主要有两个缺点：
- VCO和LF是相位锁定环路和频率锁定环路共用的模块，在PD和FD切换时，环路存在相互干扰。
- 当输入数据存在长0或长1时，PD无法判断数据和时钟的相位关系。
有外部参考时钟输入的CDR结构如图所示，其原理与无参考时钟CDR相同，都是通过频率锁定环路和相位锁定环路来锁定电路中的时钟频率与相位。其结构有所差别，有参考时钟输入的CDR增加了一个与VCO1结构完全相同VCO2和一个M分频器。增加的M分频器可以降低输入时钟的频率，增加的VCO2可以对VCO1电压进行粗调，独立的频率锁定环路和相位锁定环路，减少PD和FD切换时环路间存在的相互干扰。但电路中存在失配，会导致VCO1与VCO2输出频率存在较大差异。
基于过采样结构的CDR
过采样结构CDR是基于相位拾取技术，过采样法采用频率远高于数据速率的多相位时钟，对的每个数据的比特位进行多次采样，通过某算法对采样的结果进行分析，从而恢复出正确的时钟和数据。
过采样结构CDR原理图如图所示，主要包括多相位时钟发生器、高速采样电路、鉴频鉴器（PFD）和处理采样结果的算法电路等[54]。其主要原理是将远高于数据速率的采样时钟通过多相时钟发生器产生多相位时钟。输出的多相位时钟对数据的每个比特位进行多次采样。通过延迟单元模块对采样的数据进行同步处理，再通过PFD比较数据和时钟的相位关系，将输出的结果通过算法电路恢复出理想的采样时钟和数据。
该结构CDR所需要的时钟频率要远高于数据速率，导致对相关的时钟处理模块电路的设计要求偏高。比如对于采样电路而言，由于对一组数据的多个比特位进行采样，并且采样频率较高，需要多组高精度采样电路。由于采样时钟自身的抖动和采样电路的精度偏差，不能使采样时钟准确的采样到数据。
基于相位插值器结构的CDR
基于相位插值器结构的CDR也是双环路结构，其结构如图所示。频率锁定环路为锁相环（PLL），相位锁定路主要有相位检测电路（PD）、数字低通滤波器（DLPF）、相位插值控制电路（PIC和PSC）以及相位插值电路（PI）。
基于PI结构的CDR电路中的相位检测电路既包含了数字电路又包含了模拟电路，数字电路主要包括相位锁定环路中的PD、DLF、PIC和PSC等，模拟电路主要包括相位锁定环路PLL。其主要原理通过相位检测电路判断数据和时钟的相位关系，相位检测电路通常采用Bang-Bang型鉴相器，Bang-Bang型鉴相器只判断数据和时钟的关系，对于相位相差的大小无法判断，并且输出的信号为数字信号。
相位检测结束后，将相位检测结果输出给数字低通滤波器，对检测结果进行滤波。再将相位检测结果输出给PIC和PSC控制电路，控制电路通常采用状态机来实现，通过控制电路产生控制信号，控制信号控制相位插值器插值相位区间和插值步长。相位插值器对相位环路PLL提供的时钟进行插值，为了提高相位插值器的线性，对控制信号一般采用线性编码方式，最后恢复出时钟和数据。
该结构的CDR采用了大量的数字电路，数字电路具有较强的可移植性，并且响应速度快，使CDR快速锁定。频率锁定环路PLL也可以为发送端的电路模块提供时钟，可以进行模块复用。