数字电路：边沿触发的D触发器简析
数字电路：边沿触发的D触发器简析
D触发器是数字电路中一种具有记忆功能的基本逻辑单元，能够存储一个比特的信息。它有两个稳定状态，分别表示"0"和"1"，在特定的时钟信号作用下，可以从一个状态翻转到另一个状态。边沿触发的D触发器是为了提高触发器的可靠性和抗干扰能力而设计的，其特点是触发器的次态仅取决于时钟信号上升沿或下降沿到来时的输入信号状态。
边沿（上升沿）触发式D触发器
边沿（上升沿）触发式D触发器的电路结构由主锁存器和从锁存器两部分组成。其中，CLK1与CLK相异，CLK2与CLK相同。这种设计确保了主锁存器和从锁存器在任何时候都只有一个处于工作状态，另一个处于截止状态。
当CLK=0时，CLK1=1，CLK2=0，从锁存器截止，Q和Q'保持不变。
当CLK=1时，CLK1=0，CLK2=1，主锁存器截止，从锁存器运行，D信号无法进入主锁存器，进而影响不到从锁存器，Q和Q'保持不变。
当CLK处于下降沿时，CLK快速从1跳向0，CLK=1时主锁存器截止，输入D信号被阻断。CLK=0时，从锁存器截止，输入信号被阻断。
当CLK处于上升沿时，CLK快速从0跳向1，CLK=0时主锁存器运行，信号D输入主锁存器。CLK=1时主锁存器截止（阻断后面信号输入），从锁存器运行，此时信号恰好进入从锁存器，输出 Q*=D。
总结其功能表如下：
D | CLK | Q | Q' |
|---|---|---|---|
0 | ↑ | 0 | 1 |
1 | ↑ | 1 | 0 |
x | x | Q | Q' |
对于边沿（上升）触发的D触发器，当CLK为上升沿时，Q输出为D。在其他情况下，Q保持不变。
负边沿（下降沿）触发式D触发器
负边沿（下降沿）触发式D触发器的电路结构与上升沿触发式类似，但CLK1与CLK相同，CLK2与CLK相反。
当CLK为0或1时，始终有一个锁存器处于截止状态。只有当CLK处于下降沿时，主锁存器和从锁存器会依次开启，信号得以传递，此时Q=D。
总结其功能表如下：
D | CLK | Q | Q' |
|---|---|---|---|
0 | ↓ | 0 | 1 |
1 | ↓ | 1 | 0 |
x | x | Q | Q' |
对于边沿（下降）触发的D触发器，当CLK为下降沿时，Q输出为D。在其他情况下，Q保持不变。
通过对比这两种触发方式，我们可以看到边沿触发的D触发器能够有效避免在时钟信号的高电平或低电平期间因输入信号变化而引起的多次翻转，从而提高了电路的稳定性和可靠性。