PCB电源完整性分析：PDN设计与DC drop分析
PCB电源完整性分析：PDN设计与DC drop分析
电源完整性（Power Integrity，PI）是确保电源质量的关键技术，它关注电源分配网络（PDN）、直流压降的最小化和向外的电磁辐射。本文将详细介绍PDN的设计原理和目标阻抗计算方法，并通过实际工程案例展示PDN仿真的具体步骤。此外，文章还将探讨直流压降（DC drop）的分析方法及其在PCB设计中的应用。
一、PDN
PDN是将电源功率从源端输送给负载的电路路径。电流通过PDN的电源平面从电源端流向负载端，再通过PDN的地平面从负载端流回电源端。具体来说，其作用主要有以下几个方面：
- 保持芯片焊盘内的供电电压恒定，使得电源噪声被控制在一个很小的容差范围内。
- 使地弹最小化，避免由于电压下沉或阻抗问题导致的地弹现象，从而确保电路的稳定运行。
- 使电磁干扰问题最小化。PDN互连是PCB中最大的导电结构，会携带最大的电流，产生噪声，会产生最多的辐射。通过优化电源分配网络的设计，减少电磁干扰对电路性能的影响。
通常流过负载端的电流是变化的，且PDN也会有阻抗（与频率有关），这就使得源端输出的电压到达负载端后并不能保持原本的电压值，而会产生波动，其电压波动如下：
该式表明，到达负载端时的电压一定会被改变，但负载端的电压变化必须在给定的电流波动下小于某一电压噪声容差即纹波。这就要求电源分配网络阻抗必须低于某一最大容许值即目标阻抗Zt。
目标阻抗可以由下式得到：
式中，VDD表示供电电压，γ表示纹波系数，Itra表示最坏情况下的瞬变电流。纹波系数的取值要要结合自己的工程实例，而不是都按3%或5%取值，例如Artix-7系列FPGA，手册中规定其PDN仿真时的纹波系数按2%取值。
下面以笔者自己设计的Artix-7系列FPGA电路为例，计算PDN的目标阻抗并对其进行仿真。Artix-7系列FPGA有四种供电电压，分别为3.3V、1.8V、1.5V和1.0V，纹波系数按2%取值，Itra取值为1.5A（Itra也要根据自己设计的供电电路取值），则3.3V、1.8V、1.5V和1.0V对应的目标阻抗分别为44mΩ、24mΩ、20mΩ和13.33mΩ。使用Sigrity软件对笔者PCB的PDN进行仿真得到了3.3V的仿真结果（仿真步骤网上有很多，这里不在说明）。
该坐标系是一个对数坐标系，横坐标时频率，纵坐标是阻抗，绿色曲线为仿真出的PDN阻抗，红色曲线为目标阻抗。由第一个公式可知，PDN的阻抗还与频率有关，不同的频率下PDN的目标阻抗不同。Artix-7系列FPGA手册中规定了应在10kHz10MHz的范围内PDN阻抗应小于目标阻抗。由上图可看出在10kHz10MHz的范围内，仿真出的PDN阻抗均小于目标阻抗，PDN设计正确。
有时仿真出的PDN阻抗会大于目标阻抗，这是就需要采用一些措施降低PDN阻抗。优化拓扑结构、优化布线策略和使用去耦电容都可以降低PDN阻抗，这里主要说明去耦电容的使用。去耦电容在电源分配网络中扮演着关键角色，其主要作用在于吸收电源噪声、减小电压波动，并稳定电源供应。正确选择和使用去耦电容，可以有效降低PDN的阻抗，提高电源分配的效率。在使用去耦电容时，需要注意选择合适的容值和数量。一般而言，高频噪声需要较小容值的电容进行滤除，而低频噪声则需要较大容值的电容进行吸收。使用不同容值的电容时会引起并联谐振峰，如下图所示：
红色曲线为单个电容的阻抗-频率曲线，蓝色曲线为2个不同容值电容的阻抗-频率曲线，中间凸起为并联谐振峰。为了使并联谐振峰平坦，一般使用Multi-Pole方式选取容值，具体而言为在十倍程范围内选择一种容值的电容，如0.1uF、1uF、10uF。对于高频段，由去耦电容组合可以获得的最低阻抗由其等效串联电感的并联值决定即在板级阻抗能发挥作用的最高频率处，并联电容阻抗要小于目标阻抗，则电容个数可由下式确定：
式中，fmax为板级阻抗能发挥作用的最高频率，ESL为所选电容的等效串联电感，Zt为目标阻抗。
二、DC drop
除了上述电源分配网络的设计要求外，电源完整性设计还需考虑直流压降这一因素。直流压降对于电路的稳定性和性能具有显著影响，因此，在电源完整性设计过程中，必须采取适当的措施来降低直流压降。
在PCB绘制阶段，为有效减小直流压降，通常采用宽走线设计或以铺铜代替走线的方式。宽走线设计能够降低走线的电阻，从而减小电压降；而铺铜则能够提供更好的电气连接，增强电流的传输能力，进一步降低直流压降。直流压降的仿真软件Power DC和HyperLynx，下图是HyperLynx的仿真结果。
仿真时重点关注电源到负载之间的电压降，确保它满足设计要求。