USB4/Thunderbolt3信号完整性挑战及设计
USB4/Thunderbolt3信号完整性挑战及设计
随着数据传输需求的不断增加，USB4和Thunderbolt3协议在20Gbps数据速率下带来了新的信号完整性挑战。本文将深入探讨这些挑战，并介绍相应的设计解决方案，以确保高速数据传输的稳定性和可靠性。
自2000年以来，通用串行总线USB协议一直在系统地提高接口的吞吐量，以满足客户日益增长的数据需求，如下图所示。从2000年的USB2.0开始，到2013年的USB3.2，USB数据速率已经从480Mbps扩展到20Gbps。USB4将数据速率进一步提高到40Gbps吞吐量。
随着高速输入/输出（I/O）数据速率的增加，保持传输通道的信号质量变得具有挑战性。对于封装设计，必须设置并满足新的插入损耗和串扰规范，以适应更快的20Gbps数据速率和由此产生的10GHz奈奎斯特频率。走线长度和布线必须在封装外形因素内仔细管理，以避免串扰恶化性能，并满足新的插入损耗和串扰规范。电源网络也是一个重要因素，因为对于20Gbps的设计，它需要更低的封装电感。由于翻转电流（di/dt）较高，必须减小电感以保持电压噪声在同一水平。发射器和接收器的低质量或非相关I/O模型可能导致IP兼容性失败或提供非常低的裕量，从而导致平台上高的设计压力。
Thunderbolt3是许多笔记本电脑和MacBook制造商都希望利用的协议。所有USB-C端口都不支持TBT3，而最新的USB4标准端口默认支持TBT3，同时保持向后兼容USB3。2019年，视频电子标准协会（VESA）提出了新版本的显示协议DisplayPort2.0 (DP2.0)，数据速率比之前的版本DP1.4a提高了三倍，使下一代显示器具有更高的色彩深度，刷新率和显示分辨率。
本文将介绍在20Gbps下工作的USB4和DP2.0协议的信号完整性分析，挑战和解决方案，以满足电气规范，如插入损耗、眼图和抖动等指标。下图描述了由发射机组成的通用接口链路组成，包括Tx、封装、通道、电缆组件和接收器（RX）与所有测试点（TP）定义，表中显示了在TP2为每个协议定义的Tx电气规格，而在TP3定义的RX电气规格显示在第二个表中。当走向高速设计时，也有必要更多地关注链路中每个组件的建模和质量。
为了确保设计符合USB4、TBT3和DP2.0 20Gbps的合规规范，需要进行信号完整性分析。USB4和usb之间的电气规格非常相似，下面将显示TBT3和USB4的结果以及DP2.0。如USB4和DP2.0规范所述，TP2时的眼图测量和抖动如表所示。
使用上图所示通道进行信号完整性分析，TX满足TP2的所有合规规范，下表所示的EH/EW和下图所示的差分回波损耗mask。
详细评估channel特性有助于对发射机的有效焊盘电容（Cpad）值、焊盘处的抖动、封装插入损耗、板级走线长度和板上相邻通道的串扰。
满足TP2规格的发射机设计的关键挑战和解决方案是通过增加片上线圈来降低Cpad值，从而改善摆幅和回波损耗。由于片上线圈引入了金属电阻，实现驱动器与通道阻抗匹配的较低电阻是另一个挑战。满足TP2的抖动规格，间接地对驱动器输出端的电源噪声抖动（SJ）施加规格。 下图所示的为接收机符合性测试取自USB4/TBT3规范。
如下图所示的校准设置是通过模拟BERT的TX设置完成的，校准通道建模为s参数模型，规格损耗为+/-1 dB，接收器具有规格CTLE和DFE。
如USB4所述符合测试规范，按照校准步骤，以满足所需的8898mV的EH规格和2429ps的EW规格，在1E-6的BER，如眼密度图所示。
根据下表的校准值，将接收器替换为基于设计的RX IBIS-AMI模型，并检查余量。RX符合性结果表明，使用来自TX均衡的P6和P7预置，可以满足采样器输入端的接收眼要求，确保在1E-12处没有误码。
采用高质量和IBIS-AMI模型进行的RX合规性分析有助于从RX设计、T-Coil线圈优化（减少有效Cpad）、封装和电路板优化（以满足插入损耗和回波损耗规格）中提供可接受的抖动值，满足整个系统的规格，增加了系统裕量。