ADC采样时，分压电阻太大导致ADC采样不准

ADC采样时，分压电阻太大导致ADC采样不准

引用

CSDN

1.

https://blog.csdn.net/darin_wang/article/details/143932423

在设计低功耗产品时，为了减少分压电路带来的额外功耗，通常会选择较大的分压电阻。然而，这种做法可能会导致ADC采样精度下降。本文将详细分析这一问题的原因，并提供具体的解决方案。

一、问题描述

在ADC采样电路中，尤其是考虑低功耗的产品电池电压采样电路中，一般会选择比较大的分压电阻。这样可以减少因为分压电路带来的额外功耗。但是会出现电压采样不准的问题。

二、问题分析

当 ADC 单端采集电压时，如果采集的电压不是强驱（电流很小）时，ADC 内部采集电容充电时间会变长（表现为有一个较长的上升时间），对于大电阻分压产生的电压采样而言，此时的电容充电效应会影响到采样电压（ADC 内部的采样电容大概在 15pF），在采样时刻会给采样电压拉低一个毛刺，如图 2-1 所示。此时很容易采到一个误差比较大的值。

这个影响会随着分压电阻阻值的增大而增大。

三、解决方案

对分压电阻的对地分压部分增加电容，典型值 0.1uF。如图 2-2 所示。原理是通过增加电容，对电流起到一个缓冲作用，从而消除因为电流太小导致的电压毛刺。

四、其他衍生问题

对于采样输入电路的等效寄生电阻不应过大，采样等效电路如图 2-3 所示。等效寄生电阻需要满足如下等效公式要求：

注：该公式为理想计算公式，具体情况还需要根据实际产品的设计情况而定。

其中 RADC典型值 350Ω，CADC 典型值 15pF，fXMCK为 ADC 工作频率，Ncycle 为采样周期（单位为 ADC 时钟的周期数），N 为转换的周期数。

如采样率为 2MSPS，转换时间约为 12.5 个时钟周期，最小采样时间为 1.5cycles（即 Ncycle=1.5），N 取 12，此时主频为 28MHz（即 fXMCLK=28MHz），经过计算 RAIN可采用 46.3Ω 值。