内存时序定义详解【图文详解】
内存时序定义详解【图文详解】
内存时序参数是衡量内存性能的重要指标，其中tCL、tRCD、tRP和tRAS是最为核心的四个参数。本文将通过图文结合的方式，详细解释这些参数的含义及其对内存性能的影响。
本次介绍的主要是内存的四个主要时序以及BIOS下面几个参数：
- tCL : CAS Latency Control “内存读写操作前列地址控制器的潜伏时间”
- tRCD : RAS to CAS Delay"行寻址到列寻址延迟时间"
- tRP : Row Precharge Timing"内存行地址控制器预充电时间"
- tRAS : Min RAS Active Timing“内存行有效至预充电的最短周期”
下图是微星Intel主板BIOS的高级内存配置界面：
这是一条英睿达的铂胜 3000MHZ的8G内存，也就是大家常说的C9BJZ。标签上XMP标注的15-16-16-35 分别对应tCL-tRCD-tRP-tRAS ，1.35V是内存电源。
XMP即为内存经过厂家测试后，预设的内存频率参数，一般也就6-7个数字，其实不是很多，具体的下面杂七杂八的小参是靠主板厂商优化的。所以有一些用户自动XMP达不到XMP的数值，也有主板厂商调教偏弱的原因。
也就是最重要的时序，在稳定的前提下应该尽可能设低
tRAS : Min RAS Active Timing “内存行有效至预充电的最短周期”
这个参数也是最难讲的，有人把公式说tRAS=tCL+tRCD+2N(N=0,1,2...)
也有人说是tRAS＞tRCD+8
这就给广大超频玩家带来了困惑。
这里主要涉及到一个新的概念突发（Burst），突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的所需要的时间称为突发长度（Burst Lengths，简称BL）。（方便大家记忆，举例固态硬盘区分连续读写和随机读写，随机读写延迟高，速度慢，随机读写就必须把读取数据的完整流程重新跑一遍，连续读写可以省掉很多时间）
在进行突发传输时，只要指定起始列地址与突发长度，内存就会依次地自动对刚刚激活的同行的存储单元进行读写操作，而不再需要列地址给具体信号，从行地址发出列地址命令后，数据的传输周期也就tRCD+BL，DDR4内存BL=8,这也就是为什么有人提供的参数是
最小值tRAS＞tRCD+8。
但是很多内存为什么tRAS=tCL+tRCD+2N
Min RAS Active Timing “内存行有效至预充电的最短周期”
最短时间≠固定时间，很考验内存颗粒的水平。
这也就是为什么三星b die可以做到tRAS小于tCL+tRCD的重要原因。聪明的颗粒，能走近的绝对不走远，但是远路就乖乖按远路的时间走，但是如果傻傻的颗粒设计一个最短时间，他远路也按照最短时间走，就走不过去了。
自此四个时序就介绍完毕了，看完的肯定也是对这个感兴趣的朋友。