重大突破！中国科学家提出新型脉冲校准方案，大幅提升超导量子处理器性能
重大突破！中国科学家提出新型脉冲校准方案，大幅提升超导量子处理器性能
在量子计算领域，超导量子处理器的稳定性和高保真度是实现大规模量子计算的关键。近日，中国科学院物理研究所等单位的研究团队在《Physical Review Applied》期刊上发表重要研究成果，提出了一种创新的脉冲校准方案，解决了超导量子处理器中可调耦合器的脉冲失真问题，为实现高保真双量子比特门操作提供了新的解决方案。
研究背景
超导量子处理器可扩展的架构和高保真的操作，为实现大规模量子计算带来了希望。在这个平台中，可调谐耦合器扮演着关键角色，它连接着两个相邻的量子比特，用于实现它们之间的相互作用。通过调节耦合器，科研人员能够控制量子比特的横向和纵向耦合，这对于单量子比特操作时的隔离以及双量子比特门操作时的纠缠至关重要，受控相位门（CPHASE、CZ）和费米子模拟门（fSim、iSWAP）等操作都离不开它。
为了实现稳定、高保真的双量子比特操作，需要对可调谐耦合器进行精确的磁通控制。但实际操作中，输入电压信号的失真问题却成为了拦路虎。这些失真会在重复的门操作中不断累积，进而引发相位或泄漏误差，严重影响量子比特门的性能。
科研人员一直在努力寻找解决之道。早期，有人尝试借助耦合器的XY线和读取谐振器来校准Z脉冲，可这种方法会增加硬件的复杂性，引入更多噪声，就像给原本就复杂的系统又添了一堆麻烦。后来，也有研究人员利用片上串扰效应来激发耦合器，再通过另一个量子比特作为探针读取其状态，但片上串扰效应强度有限，在一些微加工技术（如倒装芯片和pogo pin封装）中难以发挥作用，而且量子比特频率偏移较小，测量结果也不稳定。还有人试图通过施加磁通方波后检测附近量子比特的相位来解决问题，但在当今的超导量子处理器中，不可忽视的退相干噪声使得这种方法也难以获得稳定、准确的结果。
在此背景下，研究团队另辟蹊径，提出了一种创新的高精准校准方法，为超导量子处理器的发展带来了新的曙光。
理论方法
本研究理论方法核心在于利用量子比特与耦合器之间的强横向（XY）耦合，实现对耦合器Z脉冲失真的精确校准，且无需对耦合器进行额外的激励或读取，也不依赖于测量附近量子比特的相位。
从系统的哈密顿量出发，研究人员考虑了一个通用的三模可调耦合系统，两个量子比特与一个可调耦合器相互作用。通过对哈密顿量的分析，得到了系统的本征态和本征能量。当量子比特与耦合器处于强耦合状态时，会产生两个缀饰态|∅±>。在本研究的校准过程中，选择激发其中的|∅->态。具体来说，系统初始化时，让耦合器从较高频率接近与量子比特的共振状态，此时量子比特处于较低频率。然后，向量子比特的XY线施加角频率为ω-的微波场，就可以激发|∅->态。
选择这个态是因为如果在控制耦合器Z线时发生失真，量子比特的缀饰频率就会偏离校准的微波频率ω-，导致相对于初始工作点的激发不理想。这样，通过观察量子比特激发的概率变化，就可以直接探测Z脉冲的失真情况。研究人员选择的工作点使得量子比特频率被耦合器排斥约50MHz，与横向耦合强度gqc≈80MHz量级相同，这种频率偏移比利用ac Stark效应获得的更大，从而确保了失真校准的高精度。
在具体的校准过程中，假设整个系统是线性时不变（LTI）系统。对于理想的输入Z脉冲Videal(t)，经过系统后会产生失真，其阶跃响应为s(t)。根据系统理论，预失真后的输出Z脉冲Vout(t)可以通过与系统脉冲响应h(t)的卷积得到，即Vout(t)=Videal(t) * h(t)，其中h(t)与s(t)存在特定关系h(t)=s'(t)。
为了实现对长时和短时失真的精确校准，研究人员采用了不同的方法。经过一系列复杂而精细的操作，最终生成的Z脉冲在短时和长时水平上与理想的海维赛德阶跃函数 u(t)的误差都在1%以内，为后续实现高保真双量子比特门奠定了基础。
实验方案
实验中，研究团队使用了两种芯片，分别是20量子比特（19耦合器）的平面超导处理器Chip1和21量子比特（20耦合器）的倒装芯片超导处理器Chip2，这两种芯片为研究提供了不同的实验环境和挑战。
图2：实验设置
对于Chip1，研究聚焦于Q19-C1920-Q20这一量子比特-耦合器-量子比特对；在Chip2中，则重点关注Q5-C57-Q7和Q7-C78-Q8两对。研究人员详细测量了Chip1和Chip2内部的XY和Z串扰。结果发现，Chip1存在不可忽视的经典Z串扰，不同的耦合器Z振幅会轻微改变量子比特的频率ωq；而Chip2虽然XY串扰较低，但也给耦合器的激发带来了困难。针对这些问题，研究团队提出了改进的方法来拟合反交叉，以消除串扰的影响。
图2：耦合器Z脉冲的校准
在脉冲校准和校正实验中，系统初始化时，让耦合器从较高频率接近与量子比特的共振状态，量子比特处于较低频率。接着，向量子比特的XY线施加角频率为ω-的微波场，激发缀饰态|∅->。在测量耦合器Z失真的阶跃响应时，研究人员在制备阶段结束时施加一个幅度为 Vstep的单Z阶跃，经过延迟时间t后激发与耦合器强相互作用的量子比特，再测量相应的激发概率。为了找到能完全补偿失真的电压，研究人员对整个脉冲序列施加一个额外的偏移（oft）电压Voft并进行扫描。当Voft能完全补偿失真时，测量到的概率将达到最大值。这里，研究人员使用固定200ns的π脉冲激发量子比特，以便更好地测量长时失真。对于长时失真的校正，研究人员用微秒量级弛豫时间的指数函数拟合测量得到的失真，获取相应的阶跃响应 slt(t)，并采用二阶反向卷积作为去卷积方法进行校正，得到预失真脉冲。对于短时失真（5000ns以内），通过改变π脉冲的长度，从30到200ns，同时利用Atπ=const的关系，确保对短时失真有更好的时间分辨率，对长时失真有更好的频率分辨率。然后，用多指数函数拟合得到短时失真的阶跃响应sst(t) ，进而得到脉冲响应hst(t)。经过长时和短时失真校正后，最终生成的Z脉冲在短时和长时水平上与理想的海维赛德阶跃函数u(t)的误差都在1%以内。
图3：有无预失真耦合器Z脉冲时CZ门的性能表现
图4：（a）单量子比特门和（b）iSWAP门的交叉熵基准测试。保真度α由k = 50个随机序列得出。（b）图的插图展示了iSWAP门的脉冲序列。
为了验证所提方法的有效性，研究团队将其与其他实验方法进行对比，包括通过ac Stark效应激发和读取耦合器、量子比特的相位检测以及量子比特-耦合器交换等方法。对比结果显示，所提方法在精度和稳定性方面表现更优，从而证明了该方法的可靠性。
研究成果
在高保真双量子比特门的实现上，研究人员成功展示了多种高保真度的双量子比特门操作。以非绝热CZ门为例，在Chip2上实现的非绝热CZ门保真度高达99.61%±0.04，绝热CZ门保真度为99.37%±0.04%。同时，还实现了iSWAP门，其平均交叉熵基准测试保真度达到了99.82%±0.02%。此外，研究人员还展示了一系列具有不同条件相位的受控相位（CPHASE）门，如条件相位为π/2、π/4和π/8的CPHASE门，它们的平均交叉熵基准测试保真度分别为99.71%±0.03%、99.81%±0.03%和99.94%±0.04%。这些高保真度的双量子比特门操作，体现了该方法在提高量子比特门性能方面的显著效果，也为量子计算的实际应用提供了有力支持。
在相位误差和稳定性方面，研究人员通过类似交叉Ramsey实验检测相位误差。结果显示，经过预失真处理后，非绝热和绝热CZ门的相位误差得到了有效抑制。在实验中，当对耦合器Z脉冲进行良好校准和预失真后，类似交叉Ramsey实验的图案呈现出完美的对称性，重复工作点明显，这表明相位误差得到了很好的控制。而未进行预失真时，工作点会随着CZ脉冲的重复而变化，导致相位误差积累。这充分证明了所提方法能够有效消除由耦合器Z脉冲失真引起的相位误差，从而实现更高保真度、更强重复性和更稳定的CZ门操作。
研究团队还对不同芯片上的实验结果进行了分析。在Chip1上进行绝热CZ门操作时，通过类似交叉Ramsey实验观察到，经过耦合器Z脉冲预失真后，相对相位的图案变得更加平坦，这表明脉冲失真对条件相位的影响得到了有效抑制。然而，Chip1上的平均交叉熵基准测试保真度低于Chip2，研究人员分析认为，这可能是由于Chip1中耦合器的退相干时间以及量子比特和耦合器的去相位时间明显短于Chip2，同时Chip1上的串扰更高。
本文提出的方法为超导量子处理器中可调谐耦合器的磁通信号校准提供了一种高效、可靠的解决方案，向实现大规模、高保真的量子计算迈出了坚实的一步。
参考链接
https://journals.aps.org/prapplied/abstract/10.1103/PhysRevApplied.23.024059