DDR5 内存标准：新一代 DRAM 模组技术简介

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DDR5 内存标准：新一代 DRAM 模组技术简介

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来源

https://www.kingston.com.cn/unitedkingdom/cn/blog/pc-performance/ddr5-overview

DDR5内存作为新一代的DRAM模组技术，自2021年问世以来，以其显著的技术优势和性能提升，正在逐步改变计算机存储领域的格局。本文将详细介绍DDR5内存的技术特点和优势，帮助读者全面了解这一前沿技术。

DDR5 概述

DDR5是第5代双倍数据速率同步动态随机存取内存（DDR5 SDRAM）。这一标准由行业标准机构JEDEC（联合电子器件工程委员会）于2017年开始推动，并采纳了来自金士顿等全球领先内存半导体和芯片组架构供应商的意见。DDR5设计了一系列全新特性，旨在提高性能、降低功耗并增强数据完整性，为未来十年的计算提供支持。

技术优势

更高的基础速度性能

DDR5的起始速度为4800MT/s，相比DDR4的最高速度3200MT/s提升了50%。DDR5计划将标准速度提升至8800MT/s，甚至更高，与计算平台版本保持同步。

更低功耗 / 更高效率

采用1.1V的DDR5相比采用1.2V的DDR4，功耗下降约20%。这不仅有助于延长笔记本电脑的电池续航时间，更为企业服务器带来重大优势。

PMIC

DDR5模块采用板载电源管理集成电路（PMIC），帮助调节内存模组中不同组件（DRAM、寄存器、SPD hub等）所需的电源。相比前几代内存，这可以实现更好的功率分布、提高信号完整性并减少噪音。

SPD Hub

DDR5采用将串行存在检测（SPD）EEPROM与更多hub功能相集成的新装置，从而管理对外部控制器的访问并将内部总线上的内存负载与外部分离开。

双 32 位子通道

DDR5将内存模组分成两个独立的32位可寻址子通道，以提高内存控制器数据访问的效率并减少延迟。对于服务器级内存（RDIMM），向每个子通道添加了8位用于ECC支持，最终达到每个子通道40位或每列80位。

片内 ECC

片内ECC（纠错代码）是一项用于纠正DRAM芯片内位错误的新功能。随着晶圆光刻技术不断改进，DRAM芯片密度不断提高，导致数据泄露的可能性加大。片内ECC通过纠正芯片内的错误来规避这种风险，从而提高可靠性并降低缺陷率。

改善刷新

DDR5添加了一个名为SAME-BANK Refresh的新命令，允许仅刷新每个列组中的一个列，而不是所有列。相比DDR4，DDR5可利用此命令进一步改善性能和效率。

外观尺寸

尽管DDR5内存模组看起来像DDR4，但存在一些重大改变，使得它们无法兼容旧系统。键位置（中央的槽口）做了调整，避免被安装到不兼容的插槽。

JEDEC 行业标准规范

数据速率（单位 MT/s）：3600、4000、4400、4800、5200、5600、6000、6400、6800、7200、7600、8000、8400、8800
单块 DRAM 密度 (Gbit)：8Gb、16Gb、24Gb、32Gb、48Gb、64Gb
封装类型和 Ballout（x4、x8 / x16）：BGA、3DS TSV（78、82 / 102）
传输接口
电压 (VDD/ VDDQ/ VPP)：1.1 / 1.1 / 1.8 V
内部 VREF：VREFDQ、VREFCA、VREFCS
命令/地址：POD (Pseudo Open Drain)
均衡：DFE (Dynamic Feedback Equalization)
突发长度：BL16 / BC8 / BL32（可选）
核心架构
列数：32 列（8 个列组）8 BG x 4 列 (16-64Gb x4/x8)8 BG x 2 列 (8Gb x4/x8)16 列（4 个列组）4 BG x 4 列 (16-64Gb x16)4 BG x 2 列 (8Gb x16)
页面大小 (x4 / x8 / x16)：1KB / 1KB / 2KB
预取：16n
DCA（工作周期调整）：DQS 和 DQ
内部 DQS 延迟监测：DQS 内部振荡器
ODECC（片内 ECC）：128b+8b SEC 错误检查和清理
CRC（循环冗余检验）：读取/写入
ODT（片内终结）：DQ、DQS、DM、CA 总线
MIR（“Mirror”引脚)：是
总线反转：命令/地址反转 (CAI)
CA 调驯、CS 调驯：CA 调驯、CS 调驯
写入均衡调驯模式：改进
读取调驯模式：针对用户定义的串行、时钟和 LFSR 生成的训练模式的专用 MR
模式寄存器：多达 256 x 8 位
PRECHARGE 命令：所有列、按列和相同列
REFRESH 命令：所有列和相同列
Loopback 模式：是