一文详解JK触发器：工作原理、逻辑功能与真值表总结
一文详解JK触发器：工作原理、逻辑功能与真值表总结
JK触发器是一种可以存储一位二进制信息的时序逻辑电路，是SR触发器的改进版，添加了一些功能。触发器是一种边沿触发触发器，意味着只有当时钟脉冲施加到其时钟输入时，它的输出才会改变。
JK触发器的电路结构
JK触发器由两个输入 J（置位）和 K（复位）、一个时钟输入以及两个表示为 Q 和 Q' 的输出组成。时钟输入用于触发触发器并改变其状态。Q是JK触发器的主输出，Q'是输出Q的补码。
JK触发器的内部结构可以用NAND门锁存器来解释。与非门是一种逻辑门，产生的输出是其输入的逻辑与的补码，JK触发器由两个与非门构成，如下图所示：
JK触发器的工作原理
输入 J 和 K 连接到第一与非门的输入，而第一与非门的输出连接到第二与非门的输入。第二个与非门的输出连接到第一个与非门的输入，也形成反馈回路（这就是它们被称为时序电路的原因）。输入时钟连接到两个与非门，其信号决定触发器的输出何时改变。
JK触发器的真值表
JK触发器真值表有保持状态、复位状态、置位状态和切换状态。由于这是SR触发器的细化，因此将SR触发器的真值表细化为JK触发器的真值表。
JK触发器的真值表有两个输入，J和K，Qn表示当前状态，Qn+1表示下一个状态，如下表所示：
JK触发器的激励表
JK触发器的激励表的当前状态用Qn表示，下一状态用Qn+1表示。JK触发器的激励表中每个转换的J和K输入如下：
在上面的真值表中，Q(n)代表触发器在n时刻的输出，而Q(n+1)代表其在n+1时刻的输出。
- 当J和K均为低电平(0)时，触发器的输出保持与其先前状态相同，即Q(n) = Q(n+1)
- 当K为高电平(1)且J为低电平(0)时，触发器的输出复位为0。当J为高电平(1)且K为低电平(0)时，触发器的输出为设置为1。
- 当J和K均为高电平(1)时，触发器的输出在其当前状态及其补码之间切换，即Q(n+1) = Q'(n)
JK触发器的特性方程
JK触发器的特性方程使用三变量k-map如下所示。在k-map中，列K'Qn是公共的，并且JQ'是公共的。因此，JK触发器特性方程为：
JK触发器的波形图
JK触发器的波形图先画出时钟信号周期，然后根据JK触发器的真值表、激励表、特性表、J、K、Q、Qn+1的状态，对应进行画，具体可以看下表：
JK触发器的一次翻转问题
使用从输出到输入的反馈连接的JK触发器消除了在SR无效状态的情况下两个输入都为“1”的困难，如下所示。然而，（电平触发）J = K = 1时的条件还不完善。
考虑J = K = 1且Qn = 0，并应用时钟(CLK)。经过两个NAND门的传播延迟时间tpd后，输出将切换至Qn = 1。由于这是对输入的反馈，因此在另一次延迟tpd(FF)后，输出将切换回Qn = 0。
因此，只要存在时钟脉冲（tow），输出就会在每个tpd(FF)处切换，并且在时钟脉冲结束时，Qn的值是不确定的。只要低时钟脉冲宽度长于触发器传播延迟（tpd），这种情况就会持续下去。
因此，当(i) J = K = 1
(ii) 当tpd(FF) < tpw
(iii) 当应用电平触发时，将发生竞争条件。
避免此问题的一种方法是保持tpw < Tpd(FF) < T。克服此问题的最实用方法是使用主从配置。
主从配置的JK触发器
下面是一个基于主从原理的脉冲触发JK触发器：由2个FF（一个主设备和一个从设备）和一个“逆变器”构成。
- 在CLK的上升沿（即CLK PULSE的+ve沿），控制输入用于确定MASTER的输出
- 当CLK变为低电平（即-ve边沿CLK PULSE）时，主机的状态传输到从机，其输出为Q和Q。
- 在MS FF中，输出完全取决于SLAVE-FF的输出。
下面为主从电路JK触发器逻辑图：
关于主从JK触发器的工作原理，可以查看下面的时序图：
主从JK触发器时序图
一旦时钟出现上升沿↑，即从0到1（0→1）的变化，它就会触发主控部分。因此，此部分中的输出值会发生变化。这些信号连接到从属部分，但这不会在上升沿触发，因为时钟已反转。
一旦时钟信号产生下降沿↓，即从1到0的变化（1→0），就会触发从机部分，使Q输出反映主机的输出值。
所以这个电路需要一个完整的脉冲（0→1→0）来改变输出。这就是为什么这种配置被称为脉冲触发JK触发器的原因。
边沿触发的JK触发器
与需要完整脉冲的主从设计不同，你还可以构建从上升沿↑或下降沿↓触发的边沿触发设计。下面是上升沿触发的时序图：
上升沿触发的时序图
上图显示了该电路如何只需要Clk输入的上升沿来改变输出Q的状态。它只会在上升沿发生变化。
要构建仅使用上升沿信号触发的JK触发器，还可以使用上升沿触发的D触发器、非门和与非门，如下所示：
边沿触发的JK触发器电路