论文：高速模数转换器 ADC 芯片-基于亚稳态提升性能的研究与探索
论文：高速模数转换器 ADC 芯片-基于亚稳态提升性能的研究与探索
随着数字信号处理技术和数字电路工作速度的提高，以及对于系统灵敏度等要求的不断提高，对于高速、高精度的 ADC（Analog to Digital Converter）的指标提出了很高的要求。例如，在雷达和卫星通信中，所需要的信号带宽已经达到了 2 GHz 以上，而下一代的 5G 移动通信技术在使用毫米波频段时也可能会用到 2 GHz 以上的信号带宽。在全数字化的发展过程中，ADC芯片需要采样或者输出越来越高的频率、越来越高带宽的信号。然而，随着应用需求的不断提升，当前高速ADC芯片的发展也面临着诸多挑战。其中，如何进一步提升转换速度和分辨率之间的矛盾尤为突出。
为此，北京大学集成电路学院黄如院士 - 叶乐教授团队提出了一款利用比较器亚稳态信息提高分辨率和加快转换速率的逐次逼近型模数转换器，并在22nm CMOS工艺下进行了流片研制，该芯片在1GS/s的采样率下实现了47.2dB SNDR的精度和4.15mW的功耗，在相近分辨率的单通道模数转换器中达到了较高的精度和保持了较高的能效（22.23fJ/conv.-step FoMw）。该项成果以 An 8b 1GS/s SAR ADC with Metastability-based Resolution/Speed Enhancement and Background Calibration Achieving 47.2dB SNDR at Nyquist Input为题发表在了2024年的CICC会议上。
基于亚稳态提升性能的技术创新解析
创新点一：基于亚稳态的分辨率和速度增强技术（MRSE）
如图2所示，文章提出的基于亚稳态的分辨率和速度增强 ( MRSE ) 技术的 8bit SAR ADC由提供 6bit SAR转换的主ADC（图2中的6-bit CDAC和SAR LOGIC模块组成）和提供额外的 2位比较电平的MRSE模块（图2中的绿色框图）组成。
图2 基于亚稳态的分辨率和速率提升的逐次逼近型模数转换器架构
当CLKS信号来到时，电路会对输入信号Vin信号进行采样。当采样完成后，SAR LOGIC 开始控制 6-bit CDAC 进行逐次逼近转换：通过比较输入电压和电容数模转换器产生的参考电压，逐步确定 6 位数字输出 D [5:0]；当 6 位转换完成后，DONE1 信号被置位。
如图3所示，而在主 ADC 的 6 位转换进行的同时或之后，MRSE 模块开始工作。比较器对输入电压进行比较，同时异步逻辑通过 MRSE 监测每个位的比较时间 t_comp：如果 t_comp 小于Ts，表明比较器处于小亚稳态（S 亚稳态），META LOGIC检测到这一情况，并输出相应的标志信号，这将为最终输出提供额外的两位信息；如果 t_comp 大于Tl，表明比较器处于大亚稳态（L 亚稳态），同样 META LOGIC会检测到并输出标志信号，也为最终输出提供额外两位信息；如果 t_comp 在Ts和 Tl之间，则不提供额外的两位信息。之后，ADC 将停止转换并进入空闲模式，直到下一个样本。通过这种方式，SAR ADC的分辨率从6位提升至了8位，并极大地提升了比较时间。
图3 电路比较逻辑
如图4所示，在单次比较中，Ts 和 Tl 通过比较映射为四个码值阈值 ±Ks和 ±Kl，从而给出最低两位信息。通过仿真验证，通过配置K1= 0.375 和 Ks = 0.125 可获得峰值 SNDR（信号噪声失真比），这意味着 25% 的输入处于 S 亚稳态，50% 处于 L 亚稳态。使用 MRSE 技术，最长转换是 6 位比较，没有亚稳态事件，而传统的 8 位 SAR ADC 必须用最后两位比较中频繁出现的亚稳态所设定的时间瓶颈来覆盖。通过采用 MRSE 技术，这项工作减少了亚稳态并达到了更高的分辨率和速度。
图4 SAR ADC 中亚稳态区域分布及 SNDR 峰值分析图
创新点二：片上自校准延迟技术
在SAR ADC的工作过程中，比较时间Tcomp极易受工艺（P）、电压（V）和温度（T）变化的影响。从图5可以直观看到，PVT变化会导致Tcomp波动，使得确定亚稳态的阈值KL和Ks偏离最优值，最终严重损害SNDR。为解决这一问题，片上自校准延迟技术应运而生。
图5 不同工艺角下比较时间 t_comp 随温度变化的特性图
该技术基于“命中”与“未命中”事件进行调整。以小亚稳态和随机输入为例，假设要达到最优SNDR需将Ks设为0.125，这意味着25%的转换会落入S亚稳态，此时命中 - 未命中率为1/3。当一次转换被判定为“命中”小亚稳态时，电路以3倍基准电流充电；若为“未命中”，则以1倍基准电流放电。通过这样动态调整充放电电流，能够实时跟踪tcomp变化，使阈值始终接近最优，图6清晰的展示了电流调整的电路连接与走向，状态转换图则可直观呈现“命中”“未命中”状态下的电路状态切换与调整逻辑。
图 6 ADC 片上校准机制电路
对于非随机输入信号，引入两位抖动来确保校准准确性。其原理在于打破非随机信号的规律，使输入在S、L、N三个区域均匀分布。从数学模型来看，设非随机输入信号分布函数为f(x)，引入抖动信号d后，新的分布函数f(x+d)通过精心设计d的取值和变化规律，可实现三个区域的均匀分布。
如图7所示，未引入抖动时，校准易陷入局部最优，导致阈值偏差。而引入抖动后，校准能快速收敛到准确阈值，且不会引入过多噪声。因为抖动信号的幅度和频率经过合理设计，在保证校准精度的同时，对原始信号干扰极小
图7 抖动对小输入信号分布影响示意图
片上自校准延迟技术在不同PVT条件下校准效果显著。从图8可看出，在电源电压0.85V - 1.2V和温度 - 50ºC - 100ºC变化范围内，该技术能有效维持SNDR稳定。未采用自校准技术时，SNDR会显著下降；采用后，SNDR始终大于45.8dB。
图 8 温度与电源电压对 SNDR、SFDR 和 SNR 影响
创新点三：电路设计优化协同提升性能
双向CDAC切换逻辑通过改变电容阵列的充放电方向来加速转换。在不同转换阶段，控制逻辑改变电容连接方式，实现电荷双向转移。双向CDAC切换逻辑大幅缩短了转换时间，提升了转换速度。
如图9所示，VCM变化会影响比较器的失调电压和分辨时间。为此采用两级比较器，第一级为NMOS输入，第二级为PMOS输入。从等效电路模型看，VCM升高时，第一级NMOS减小，前置放大器增益降低，锁存器产生结果时间变长；但第二级PMOS增大，锁存器启动加快，两种效应相互制衡，降低了失调电压变化，提高了对VCM变化的不敏感性。从性能参数曲线可知，该结构在将噪声降至LSB/4以下的同时，提高了转换速度，保障了良好的SNDR。
图9 比较器结构及其增益与Tcomp随Vcm变化特性图
传统自举开关因M1由VDD开启，输入摆幅受限，影响SFDR。快速自举开关将M1栅极连接到自举电压节点。仿真数据和实际测试显示，在大摆幅输入下，传统开关信号失真严重，SFDR差；改进后的开关有效改善了信号失真，提高了采样速度，优化了芯片线性度。这是因为新连接方式虽引入寄生电容，但对速度影响小，且能更好传输大摆幅输入信号。
图10传统、2022.CICC.[4] 及所提出的自举开关电路结构与性能对比分析图
双向CDAC切换逻辑为系统提供高速转换基础，两级比较器保证了高速转换下比较结果的准确性，提升分辨率，快速自举开关优化了前端采样信号质量。在抑制亚稳态方面，高速转换和精准比较减少了亚稳态发生概率，且在亚稳态发生时，可获取额外信息提升分辨率。在性能指标上，共同作用使SNDR提高，在1GS/s采样率、Nyquist输入时达到47.2dB；转换速度提升，输入ERBW大于1GHz；功耗也得到合理控制，为4.15mW。这些优化措施相互配合，全面提升了高速ADC芯片的性能 。
实验验证与性能评估
芯片制造与测试环境介绍与关键性能指标测试结果与分析
在验证过程中，SARADC采用了22nm CMOS 工艺，利用FinFET的栅极控制能力降低漏电流并降低热噪声的影响。在测试平台，研究人员将输入信号的频率范围设置为 20MHz 至 500MHz ，覆盖了低频至奈奎斯特频率。测试结果如图11， 与最先进的6-8位SAR ADC相比，ASRADCC在奈奎斯特输入下表现出卓越的SNDR性能，在1GS/s时达到了最高47.3dB。在高频输入情况中，SARADC的性能明显优于同类ASR ADC，具有更低的噪声和失真，从而带来更高的信号质量和更精确的转换结果，其ENOB也会更贴近理论值。
图11 在 11 MHz 和 482.4 MHz 输入信号下的 65536 点 FFT 输出频谱
随着采样率的降低，ASRADC的SNDR 和 SFDR 略有改善，且DNL 和 INL 均小于 0.5 LSB，这是由于在较低的采样率下，比较器有更多的时间完成转换。此外，通过MRSE延时自调节的设计，ASRADC具有优秀的PVT性能，鲁棒性大大增强。电源电压从0.85 V到1.2 V变化时，SNDR始终保持在45.8 dB以上，且没有出现明显的失真。MRSE技术利用了比较器的亚稳态特性，将其转化为额外的分辨率，提高了 ADC 的整体性能。在巧妙地利用了亚稳态特性来提高分辨率和速度的同时，SARADC也可以避免亚稳态的风险问题。研究人员选用了6个芯片进行差异测试，在超过 108的测试数据中，SARADC成功保持了出色的一致性，没有出现任何亚稳态问题。
SARADC实现了22.23fJ/conv.-step的FoM_W (功耗效率)，即ADC 在进行一次转换时仅消耗22.23 飞焦耳的能量，同样领先于同类产品。MRSE技术降低了延时，在一定程度上提高了SARADC的能效表现。但如果考虑详细的功耗分布，不难发现数字逻辑电路部分的功耗占比同样很大。
图12 SARADC的功耗分布，主要集中在比较器和数字电路上
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