接口电平规范学习1：HCSL/LPHCSL逻辑电平
接口电平规范学习1：HCSL/LPHCSL逻辑电平
在高速数据传输领域，接口电平规范的设计至关重要。本文将深入探讨HCSL（高速电流控制逻辑）和LPHCSL（低功耗HCSL）两种逻辑电平的原理、电路结构和应用特点。
HCSL与LPHCSL概述
HCSL（High-speed Current Steering Logic）是一种用于PCIe 2.0电气规范中的时钟信号标准，主要用于确保CPU侧（RC）与子卡侧（EP）之间的时钟信号兼容性。而LPHCSL则是为降低传统HCSL驱动器的功耗而开发的改进版本，具有更好的长线驱动性能、易于AC耦合、节省PCB面积和材料成本等优点。值得注意的是，HCSL驱动器与LPHCSL驱动器对HCSL接收器来说是兼容的。
基本电路结构
HCSL/LPHCSL输出电路
HCSL驱动器采用点对点电流驱动电路，具有开源输出的差分逻辑。每个输出引脚在0和14mA之间切换：当一个输出引脚为低电平（0）时，另一个输出引脚为高电平（驱动14mA）。
输出引脚通常连接到差分传输线（Z0 = 100Ω）或单端传输线（Z0 = 50Ω），需要一个外部端接电阻（50Ω到GND），以提供700mV的摆幅电平（V = 14mA * 50Ω = 700mV）。
HCSL的电源功耗为14mA * 3.3V ≈ 50mW。而LPHCSL采用推-拉（push-pull）电压驱动模式，电流消耗大约4到5mA。尽管LPHCSL采用了Push-pull的输出结构，但其电源采用了0.75V电压，因此保持了0V~700mV左右的单端输出电平摆幅。
HCSL输入电路
HCSL输入要求IN+和IN-两个输入引脚上的单端摆幅为700mV，共模电压约为350mV。其电路结构如下图所示。
电平分析与匹配
HCSL的电平匹配方法有两种：终端匹配和源端匹配。在PCIe时钟设计中，只要在芯片内部内置50Ω的下拉电阻，就可以实现直连设计。
对于LP-HCSL电平匹配，驱动器自身具备17欧姆的输出阻抗，因此需要串联一个33欧姆的电阻，以实现与50欧姆传输线的匹配。而对于传统的HCSL，为了防止振铃现象，串联电阻RS是必需的。
HCSL与LP-HCSL的主要差异
LP-HCSL不需要对地的终端电阻，而传统HCSL驱动器由于功耗问题无法将终端匹配电阻集成到内部。因此，LP-HCSL使用更少的元件，节省了板子面积和材料成本。
传统HCSL要求DC耦合，而LP-HCSL不要求DC耦合，可以使用AC耦合电容，这不会影响信号的摆幅和终端属性。传统HCSL使用AC耦合时需要额外考虑对地的DC路径。
PCIe时钟要求的上升速率为0.6V/ns到4.0V/ns。LP-HCSL在驱动长线时能提供更高的上升速率（例如1.2V/ns），而HCSL驱动依赖外部50欧姆终端产生时钟的下降沿，这使得上升沿变慢（例如0.8V/ns）。因此，LP-HCSL更快的上升速率可以驱动更长距离的走线。
总结
除了HCSL和LPHCSL，还有许多其他常用的低速逻辑电平，如RS232、RS485等，以及一些不常用的高速逻辑电平，如HSTL、VML等。理解这些电平的电路结构和原理，对于硬件设计和电子工程领域的技术人员来说非常重要。
本文部分内容和图片参考自：TI-《DDR Vtt Power solution-Slua886a》；JEDEC Standard《JESD8-15a》；Micron《MT40A1G8 spec》；casevison-CSDN-《IO接口标准（3）：HCSL和LPHCSL》。