Verilog实现四选一数据选择器

Verilog实现四选一数据选择器

引用

CSDN

1.

https://m.blog.csdn.net/weixin_61081689/article/details/143780561

本文介绍了如何使用Verilog实现一个四选一数据选择器，详细描述了三种不同的实现方法：使用case语句、if-else语句和三目运算符。此外，文章还提供了仿真程序和具体的工程获取方式，内容较为完整且具有一定的技术深度。

1. 代码实现

1.1 使用case

always @(*) begin
    case (sel)
        2'b00: out = data[0];
        2'b01: out = data[1];
        2'b10: out = data[2];
        2'b11: out = data[3]; 
        default: ;
    endcase
end

1.2 使用if...else

always @(*) begin
    if (sel == 2'b00) begin
        out = data[0];
    end else if (sel == 2'b01) begin
        out = data[1];
    end else if (sel == 2'b11) begin
        out = data[2];
    end else begin
        out = data[3];
    end   
end

1.3 使用三目运算

assign out = (sel == 2'b00) ? data[0] : 
             ((sel == 2'b01) ? data[1] :
             ((sel == 2'b10) ? data[2] : data[3]));

2. 仿真程序

initial begin
    // 设置初始值
    data = 4'b0xz1;  // 选择一个简单的4位输入数据
    sel = 2'b00;     // 选择sel初始为00；输出为1
    // 等待10个时间单位
    #10;
    
    // 改变sel并检查对应输出
    sel = 2'b01;     // 测试sel = 01；输出为高阻态z
    #10;
    sel = 2'b10;     // 测试sel = 10；输出为不定态x
    #10;
    sel = 2'b11;     // 测试sel = 11；输出为0
    #10;
    // 结束仿真
    $finish;
end

仿真结果图：

3. 工程获取

具体仿真步骤详见Vscode搭建verilog开发环境-CSDN博客的第6点。

通过百度网盘分享的文件：mux4to1.rar

链接：https://pan.baidu.com/s/1QNUtt9sy4sMexjVLQJpT-A?pwd=8zhg

提取码：8zhg