半导体刻蚀设备行业报告：制程微缩叠加3D趋势，市场空间持续拓宽
半导体刻蚀设备行业报告：制程微缩叠加3D趋势，市场空间持续拓宽
半导体刻蚀设备是集成电路制造过程中的关键设备之一，其市场规模持续增长。受益于制程微缩和3D集成技术的发展，刻蚀设备已成为第一大半导体设备类别。本文将从设备投资占比、市场需求、技术发展趋势等多个维度，深入分析半导体刻蚀设备行业的现状与未来前景。
设备投资占比与市场复苏
集成电路制造设备投资一般占集成电路制造领域资本性支出的70%-80%，且随着工艺制程的提升，设备投资占比也将相应提高。当制程达到14/16nm时，设备投资占比可达85%。芯片制造作为集成电路制造过程中最重要、最复杂的环节，对应设备投资占比可达78%-80%。
由于2021年和2022年全球集成电路投资过热以及2023年全球经济不景气，2023年全球芯片投资Capex预计下降至1635亿美元，但2024年有望开始复苏。
全球市场格局
根据SEMI数据，2024年上半年全球半导体设备销售额为532亿美元；其中，中国大陆半导体设备销售额为247亿美元，占比达46.43%，创历史新高，连续五年成为全球最大的半导体设备市场。
在半导体制造设备中，晶圆制造设备市场规模约占半导体设备总市场规模的90%。2023年刻蚀设备市场规模约210.44亿美元，占晶圆制造设备总市场规模的22%。
中国大陆市场发展
Gartner预计，2018-2025年全球新建晶圆厂项目总数预计为171座，其中中国大陆为74座，占比为43%，位居全球第一。中国大陆74座新建晶圆厂项目中，有53座为12寸晶圆项目；Foundry厂为主要建设厂商；目前绝大多数项目均已开始建设；有35座项目将于2024年后开始生产。
刻蚀设备在产线中的应用
以中芯国际8寸/12寸产线为例，单条产线约有10%的设备为刻蚀设备。根据芯思想研究院调研，截止2023年12月20日，中国大陆12英寸、8英寸和6英寸及以下的硅晶圆制造线共有210条（不含纯MEMS生产线、化合物半导体生产线和光电子生产线）。建成12英寸晶圆厂45座，在建24座，规划兴建或改造13座，全部产能合计420万片；建成8英寸晶圆厂34座，在建5座，规划兴建或改造11座，全部产能合计220万片。
刻蚀技术发展
刻蚀可分为湿法刻蚀和干法刻蚀。湿法刻蚀各向异性较差，侧壁容易产生横向刻蚀造成刻蚀偏差，通常用于工艺尺寸较大的应用，或用于干法刻蚀后清洗残留物等。干法刻蚀是目前主流的刻蚀技术，占比超90%，其中以等离子体干法刻蚀为主导。
等离子体刻蚀设备是除光刻机以外最关键的微观加工设备，是制程步骤最多、工艺过程开发难度最高的设备。其由多个真空等离子体反应腔和主机传递系统构成，其原理是利用等离子体放电产生的带化学活性的粒子，在离子的轰击下，与表面的材料发生化学反应，产生可挥发的气体，从而在表面的材料上加工出微观结构。根据产生等离子体方法的不同，干法刻蚀可分为电容性等离子体刻蚀（CCP）和电感性等离子体刻蚀（ICP）两大类。CCP受益3D发展趋势，制程微缩推动ICP需求增长。
3D NAND技术发展
随着制程持续微缩，平面2D NAND的栅极结构和氧化层逐渐减小与变薄，进而导致器件可靠性降低，难以满足高速、大容量的产品需求，NAND发展开始转向三维空间，即3D NAND。3D NAND是将二维平面结构进行垂直构造，通过一个圆柱形的沟道来制备电荷俘获单元，从而在保证性能的同时能够实现更大存储容量。
3D NAND堆叠层数越高，单die的存储位元密度和容量都将大幅提升，同时单位容量的存储位元的制造成本大幅降低。根据TechInsights数据，目前各大存储原厂量产的3D NAND最高层数多为200层以上。2023年8月SK海力士推出331层NAND样品，成为全球首家完成300层以上堆叠NAND闪存的公司，预计25H1量产供货。22Q4长江存储推出基于Xtacking® 3.0架构的232层3D NAND产品。TechInsights表示这是当时位密度最高、层数最多的3D NAND产品。三星、Kioxia均表示将在2030年后推出超1000层的3D NAND。
DRAM刻蚀技术
不同于2D NAND，3D NAND的制造工艺难点从光刻技术转向沉积和刻蚀技术。台阶刻蚀难点在于台阶尺寸的可重复性以及高选择比的侧向修整工艺（Trim）。狭缝刻蚀、沟道孔洞刻蚀和接触孔刻蚀均要求设备具有高深宽比（High Aspect Ratio，HAR）刻蚀能力。刻蚀的难度受孔间距和模具总高度两方面决定，前者与横向缩放即制程有关，后者与堆叠层数有关。三星表示刻蚀难度与模具高度平方成正比，与通道口间距立方成反比。Lam Research数据显示，96层3D NAND晶圆的刻蚀深宽比高达70：1，且每块晶圆中约有一万亿个细小通孔，这些孔道必须互相平行规整。
逻辑芯片刻蚀技术
大马士革工艺使铜互连得以大规模应用。芯片制造可分为前段（FEOL）晶体管制造和后段（BEOL）金属互连制造。后段工艺是制备导线将前段制造出的各个元器件串连起来连接各晶体管，并分配时钟和其他信号，也为各种电子系统组件提供电源和接地。
第一代互连技术通常采用铝和铝合金作为导体材料。铝通常采用干法刻蚀中的反应离子刻蚀工艺进行布线。至0.18微米技术节点以下时，铝作为金属材料的缺点逐渐显示出来。铜因具有良好的导电性、较高的熔点以及较好的抗电迁移性能，成为铝之后金属互连材料首选。铜属于稳定金属，反应时不易产生挥发性物质，因此干法刻蚀不再适用于铜布线。1997年IBM公司提出大马士革工艺，通过沉积铜实现布线，互连技术进入铜互连时代。大马士革工艺可分为单大马士革工艺和双大马士革工艺，两者的区别在于互连引线沟槽与互连通孔是否同时淀积填充铜金属。
金属硬掩膜一体化刻蚀（AIO-ET，All In One Etch）需在干法刻蚀机的同一个工艺腔体内一次完成，包括：①一次光刻完成沟槽形貌定义；②金属刻蚀腔完成金属掩膜刻蚀、去光刻胶，停在TEOS上，完成沟槽形貌刻蚀；③二次光刻完成通孔形貌定义；④干法刻蚀形成半通孔形貌+去光刻胶+沟槽&通孔一步刻蚀+盖帽层刻蚀。金属硬掩膜一体化刻蚀工艺由于引入了全新硬掩膜材料（TiN）以及不同轮廓结构在一个工艺菜单条件下完成，使得一体化刻蚀工艺面临着诸多全新的挑战。TiN硬掩膜的引入除了会形成区别于传统工艺的刻蚀轮廓，反应生成物也由原先的C/H/O/F等易挥发的副产物变成更为复杂的含金属Ti的聚合物，这些金属副产物会沉积在产品表面以及工艺设备上影响产品的缺陷。由于金属硬掩膜一体化刻蚀工艺需要在一个工艺菜单条件下完成孔洞结构和沟槽结构的刻蚀，工艺步骤间的参数变化剧烈，这也会带来工艺上的诸多问题。
TSV技术
硅通孔（Through silicon via, TSV）互连结构在先进封装领域中是最为普遍的结构。TSV技术是指在硅介质层上开孔并填充导体，以实现介质层上下方垂直互连的技术。TSV结合微凸点，可在三维方向上获得最大的堆叠密度及最小的外形尺寸，通过硅通孔的垂直电气互连以实现更小的互连长度、降低信号延迟以及减小电容和电感，显著提升系统性能，降低系统功耗，是继引线键合和倒装芯片之后的第三代封装互连技术。
深孔刻蚀是TSV的关键工艺，目前通孔方法主要有Bosch刻蚀、激光钻孔和湿法刻蚀三种，其中Bosch刻蚀是首选技术。Bosch刻蚀是一种典型的深反应离子刻蚀(Deep reactive ion etching, DRIE)工艺，分为刻蚀和钝化两个循环周期，通常选择ICP刻蚀设备。ICP刻蚀设备通过特设计的双等离子体源实现对腔室内等离子体密度的均匀控制，满足硅高深宽比刻蚀工艺的要求。
IMEC联合主要的芯片制造厂商提出了将电源传输线以nano-TSV形式转移到晶圆背面的供电方案（Backside Power, BPD），这种将晶圆正面空间全部用于信号布线的新颖方法增强了芯片内信号完整性并减少了线路拥塞。Nano-TSV通常选用Bosch刻蚀形成，直径通常为90nm。背面供电设计还可简化芯片构造。以Intel4节点为例，M0 Pitch为30nm，而Intel 4+PowerVia的M0 Pitch仅为36nm。