芯片时钟源详解：OSC振荡器与PLL锁相环的工作原理
芯片时钟源详解：OSC振荡器与PLL锁相环的工作原理
在芯片设计中，时钟信号是确保电路正常运行的关键因素之一。无论是数字电路还是模拟电路，都需要稳定的时钟信号来协调各个模块的工作。那么，这些时钟信号是如何产生的呢？本文将为您详细介绍芯片中的两种主要时钟源：振荡器（OSC）和锁相环（PLL）。
一、振荡器（OSC）
振荡器（OSC，Oscillator）是一种能够产生稳定频率的器件，它是芯片中产生时钟的源头，输出芯片中的基准时钟。OSC产生的频率稳定，误差极小，能够输出较为精确的时钟。
振荡器的基本原理
能量转换机制：振荡器内部包含一个储能元件（如电容或电感）。例如，在LC振荡器中，电容与电感组成的回路会储存并交替释放能量，形成自由振荡。这种电场能量与磁场能量之间的相互转换是振荡器产生振荡信号的基础。
正反馈：为了维持振荡，振荡器电路必须包含一个正反馈网络。它将输出信号的一部分送回输入端，并且这个反馈信号与原输入信号同相，从而增强原始振荡。这种正反馈机制确保了振荡的持续进行，即使在初始启动后也无需外部激励。
放大环节：由于实际电路存在损耗，振荡器通常包含一个放大器（如晶体管、运算放大器等），用于补偿这些损耗并提供必要的增益，以保持振荡幅度稳定。放大器的增益应足够大，以克服电路中的损耗，但也不能过大，否则可能导致电路不稳定。
选频网络：系统中存在低频噪声，为了得到特定频率的振荡，振荡器还包含一个选频网络（如LC谐振回路）。该网络对某一特定频率的信号提供最大增益，确保电路仅在该频率下起振，从而产生单一频率的输出。
通过以上几个环节，振荡器可以产生一个稳定的时钟信号。然而，振荡器产生的时钟频率往往都不太高，通常在几十MHz以下。为了得到更高的时钟频率，可以将振荡器产生的时钟信号输入到锁相环（PLL）中。
二、锁相环（PLL）
锁相环（PLL, Phase-Locked Loop）是一种能够输出高频时钟的反馈控制电路。锁相环由以下几个主要器件组成：鉴相器（PD, phase detector）、环路滤波器（loop filter）、压控振荡器（voltage-controlled oscillator）和分频器（divider）。
PLL中各器件的作用
鉴相器（PD）：PLL的核心是鉴相器，它将PLL的外部输入的参考时钟的频率和相位与PLL输出时钟经过反馈通道到鉴相器的频率和相位进行比较。当比较结果处于稳态时，即认为PLL被锁定，输出的时钟是稳定的。
环路滤波器：从实质上讲是低通滤波器，其作用是滤除鉴相器输出的误差电压中的高频及干扰成分，得到低频信号，输入至压控振荡器。
压控振荡器（VCO）：是PLL中产生时钟的器件，它是一个电压-频率变换装置，压控振荡器的振荡频率随输入控制电压线性地变化。
分频器（Divider）：用于将压控振荡器的输出的高频时更时钟进行分频。
PLL的工作原理
压控振荡器用于产生内部高频时钟信号clk_pll，在经过分频器产生一个低频时钟clk_pll_div。
提供了一个稳定的外部输入参考信号clk_ref之后，通过鉴相器对输入参考时钟clk_ref和内部产生时钟clk_pll_div的相位进行比较，并且输出这两个时钟信号相位误差的度量。
之后该误差由环路滤波器进行滤波，并将滤波后的信号输出至压控振荡器。
通过控制电压改变压控振荡器输出的信号频率，以减小输入参考时钟clk_ref和内部产生时钟clk_pll_div的之间的相位误差。
当PLL被锁定后，PLL分频器输出信号clk_pll_div与参考信号clk_ref同频，基本同相。最终就能够输出一个频率稳定的高频时钟clk_pll，从而实现了倍频的效果。
三、总结
通过振荡器（OSC）和锁相环（PLL），我们可以得到稳定的时钟信号。结合时钟分频等电路，可以进一步得到各种频率的时钟。此外，还可以对这些不同的生成时钟添加时钟门控进行低功耗控制。事实上，这些和时钟相关的电路组合在一起，就组成了一个时钟和复位产生模块（CRG, clock reset generator）中的时钟系统。