低介电常数材料的发展历程

低介电常数材料的发展历程

随着半导体技术的不断发展，降低互连的电阻和电容延迟成为提高芯片性能的关键。低介电常数材料在这一过程中扮演了重要角色。本文将介绍低介电常数材料的发展历程，从氟硅玻璃到碳掺杂氧化硅，再到多孔超低介电常数材料，探讨它们在半导体制造中的应用及其面临的挑战。

半导体行业的发展始终围绕着摩尔定律展开，不仅体现在器件物理尺寸和制程工艺的微缩上，还包括后段金属互连技术的进步。对于下游应用来说，芯片的功耗和速度是两个关键性能指标。降低功耗主要通过减少电压和漏电流来实现，而提高速度则需要减小RC延迟。在采用纳米制程的CPU和AP处理器时代，功耗和速度已成为各大晶圆厂的核心竞争力。

一、氟硅玻璃

在传统的微米制程时代，互连工艺主要使用铝和二氧化硅。当半导体进入0.18μm制程节点时，为了进一步降低电容，需要使用介电常数更低的材料。因此，介电常数为3.9的二氧化硅逐渐被其他低介电常数材料所取代。

半导体行业首次尝试使用低介电常数材料是硅倍半氧烷（SSQ）。SSQ是一种有机硅，通常具有八角笼几何结构。虽然SSQ的介电常数较低，且适合旋涂工艺制备薄膜，但由于其热稳定性和机械强度较差，最终被排除。研发人员转而采用在二氧化硅中掺入氟元素的方法，制备出第一代低介电常数材料——氟硅玻璃（FSG）。由于氟硅玻璃含有极化率较弱的硅氟（Si-F）键，其介电常数可以降至3.2。然而，氟硅玻璃在高温下的热稳定性仍然较差，不利于后续工艺整合。

图1：不同材料的结构示意图（a）二氧化硅；(b）硅倍半氧烷（SSQ）；（c）氟硅玻璃（FSG）；（d）碳掺杂氧化硅（SiCOH）

二、碳掺杂氧化硅

当半导体进入90nm制程节点时，第二代低介电常数材料——碳掺杂氧化硅（SiCOH）开始规模化应用。碳掺杂氧化硅通过引入低极性硅碳（Si-C）键来实现低介电常数（k值为2.7~3.3）。相比于硅氧（Si-O）键和硅氢（Si-H）键，硅碳键可以产生更大的空间体积和更低的极化率，因此碳掺杂氧化硅拥有更低的介电常数和更好的机械性能。此外，碳掺杂氧化硅可以使用与二氧化硅或氟硅玻璃相同的沉积工艺，这有利于工艺整合。

图2：不同前驱体的性能对比

在0.13μm制程节点时，台积电和联电曾就低介电常数材料的选择展开竞争。台积电采用应用材料（AMAT）提供的碳掺杂氧化硅材料（SiCOH，k值约为2.9），使用化学气相沉积方法制备薄膜。联电则采用陶氏化学生产的旋涂介质（SOD）材料制备薄膜，该材料的商业名称为SiLK（k值约为2.7）。虽然从介电常数来看，联电似乎占据优势，但在90nm制程节点，台积电选择碳掺杂氧化硅的原因在于其制备的薄膜具有更好的热稳定性和应力控制，而SiLK制备的薄膜容易出现裂纹和剥落。

三、多孔超低介电常数材料

为了突破第二代材料介电常数的下限（2.7），研发人员提出了在介质材料中引入孔隙的新思路。当半导体制程工艺进入45nm时，行业迫切需要介电常数低于2.6的介质材料，即超低介电常数材料（Ultra Low k，ULK）。

多孔材料的孔径对薄膜性能有重要影响。孔径过大时，双大马士革工艺中沉积的其他薄膜（如金属阻挡层）容易穿透层间介质层并破坏其介电性能。孔径过小时，孔隙不足以有效降低介电常数。减法多孔薄膜比本构薄膜具有更好的力学和电学性能，而本构薄膜保留了较高的碳含量，对抗等离子体诱导损伤（PID）能力更强。

当半导体制程工艺来到28nm时，多孔结构的超低介电常数材料（pULK）已成为主流。然而，pULK薄膜的机械强度低、热稳定性和粘合强度差，多孔结构容易捕获其他化学物质，这些都增加了后端互连结构集成的复杂性。有人将pULK的工艺整合难度比喻为用海绵而不是混凝土来建造一面完美的防火墙。

四、工艺整合挑战及展望

制备介电常数低于2.6的多孔薄膜相对容易，真正的挑战在于如何成功地将薄膜制备方法集成到芯片工艺中。在半导体制造中，低介电常数薄膜的两种最常见制备方法是旋涂和化学气相沉积（CVD）。旋涂工艺简单、成本低，但不适合规模化生产，且高温热退火会带来后续工艺整合的麻烦。相比之下，CVD（通常为PECVD）是介质薄膜沉积的传统方法，具有保形性好、间隙填充性能佳、可实现纳米级薄膜厚度等优点，且易于规模化生产。

随着第三代材料的规模化应用，其力学、热学性能问题为工艺整合带来了新的挑战。因此，需要对工艺整合过程进行重新设计，以保持pULK薄膜的介电性能。例如，通过氧等离子体处理改善粘附力，以及开发包括增加碳含量、氨等离子体表面处理和致孔后等离子体保护处理等方法，以减少工艺相关的等离子体诱导损伤。

相信在不久的将来，随着介质薄膜尺寸不断缩小至几纳米，对材料的电学、力学和热学性能要求将越来越高，这迫切需要新型的有机-无机纳米复合材料、3D多孔材料以及相应的工程改进方法，为下一代IC封装铺平道路。