DRAM的带宽计算方式及其影响因素

DRAM的带宽计算方式及其影响因素

引用

CSDN

1.

https://blog.csdn.net/weixin_48087485/article/details/146460981

DRAM（动态随机存取存储器）的带宽是衡量其性能的重要指标。本文将介绍DRAM带宽的计算方法，并探讨影响实际带宽的各种因素。

BW=Bandwidth: DRAM的带宽怎么计算呢。理论带宽简单计算如下:
BW=Datarate*DQ个数/8=xxxMB/s.
例如DDR5 6400Mbps的UDIMM 1Rx8:（bps=bit per second）
BW=6400Mbps * 64/8=51.2GB/s. （64是64个DQ）
意味着1s内可以有51.2GB的data throughput.实际不能到达这么多。能有70%的效率就很高了。
DDR5因为从BL8增加到了BL16, 所以DIMM上为了满足64B的cache line需求，把DDR5的DIMM拆分成了两个sub-channel. DDR5除了speed更高之外，channel数量相对于DDR4增加了一倍。从而性能/带宽的improve会更为明显。

这种理论计算的方式就是得要求DRAM的DQ是一直在input或者output的。实际中会有哪些东西会影响到这个BW呢？

1. Refresh command. refresh的tRFC期间，做不了DRAM的访问.即使apply refresh perbank(LP) or refresh same bank(DDR5)也不能完全避免tRFC的影响
2. Precharge command or Active command 不能完全做到background操作,做不到background,就会引入latency.
3. 访问memory的行为虽然尽可能做到seamless，但是始终无法完全做到100%的seamless. 复杂的系统会有很多的master需要访问memory，master占用的DRAM内存空间最终会七零八落。controller的arbitration机制再好，QoS性能再好，也会出现突发的一个需求访问到一段很久未被涉足的空间中，或者是一个高优先级的request必须要得到满足(low latency)，这段空间必然会有可能需要重新开辟,也即所谓的page-hit ratio达不到100%。DDR5增加到32个bank的好处是能并行的bank数量更多，意味着可以隐藏更多的ACT/PRE操作，从而可以提高page-hit ratio,这个对controller的性能是很有有帮助的。
4. write to read跟read to write的这种DQ上的turn-around时间无法避免，turn around的期间也做不到DQ上seamless.
5. CCD timing: DDR4/DDR5/LPDDR5都引入了bank group概念，bank-group内的访问，CCD会更大，导致DQ上面做不到seamless.(DDR5增加BG数量对这个会有帮助)
6. 跟power consumption的trade off. DRAM idle的时候，如果进入SR/Powerdown mode等，就会在唤醒的时候引入较长latency，对DRAM性能有一定影响。
7. long tRAS的影响。我们虽然理想的状态是page-hit越高越好。但是page是不能一直打开的。会受到long-tRAS的影响，也即page开的时间会有timing限制。时间到了必须得关闭wordline重新打开。
8. write的优先级一般低于read. read data总是以高优先级来进行。但是write不可能一直被pending着。write拿到砝码后，必然出现read to write or write to read的时间，无法避免
9. DQSOSC tracing/MR4 tracing/tDQSCK tracing/ZQ period calibration等一堆确保DRAM稳定工作的持续tracing的动作，虽然尽量放到了background来进行，但是有时候还是会影响到DRAM的正常的被访问。

本文原文来自CSDN