一文详解JK触发器：工作原理、逻辑功能与真值表总结

一文详解JK触发器：工作原理、逻辑功能与真值表总结

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新浪网

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https://finance.sina.com.cn/tech/roll/2024-12-19/doc-inczysvu0069206.shtml

JK触发器是一种重要的时序逻辑电路，广泛应用于数字系统的设计中。本文将详细介绍JK触发器的工作原理、逻辑功能、真值表等内容，帮助读者全面理解这一基础电路单元。

JK触发器是一种可以存储一位二进制信息的时序逻辑电路，是SR触发器的改进版，添加了一些功能。触发器是一种边沿触发触发器，意味着只有当时钟脉冲施加到其时钟输入时，它的输出才会改变。

下面为JK触发器的电路符号：

JK触发器由两个输入J（置位）和K（复位）、一个时钟输入以及两个表示为Q和Q'的输出组成。时钟输入用于触发触发器并改变其状态。Q是JK触发器的主输出，Q'是输出Q的补码。

JK触发器的内部结构可以用NAND门锁存器来解释。与非门是一种逻辑门，产生的输出是其输入的逻辑与的补码，JK触发器由两个与非门构成，如下图所示：

JK触发器真值表

JK触发器真值表有保持状态、复位状态、置位状态和切换状态。由于这是SR触发器的细化，因此将SR触发器的真值表细化为JK触发器的真值表。

JK触发器的真值表有两个输入，J和K，Qn表示当前状态，Qn+1表示下一个状态，如下表所示：

JK触发器的激励表

JK触发器的激励表的当前状态用Qn表示，下一状态用Qn+1表示。JK触发器的激励表中每个转换的J和K输入如下：

在上面的真值表中，Q(n)代表触发器在n时刻的输出，而Q(n+1)代表其在n+1时刻的输出。

• 当J和K均为低电平(0)时，触发器的输出保持与其先前状态相同，即Q(n) = Q(n+1)
• 当K为高电平(1)且J为低电平(0)时，触发器的输出复位为0。当J为高电平(1)且K为低电平(0)时，触发器的输出为设置为1。
• 当J和K均为高电平(1)时，触发器的输出在其当前状态及其补码之间切换，即Q(n+1) = Q'(n)

JK触发器特性方程

上述特性表中具有保持状态、复位状态、置位状态和切换状态的JK触发器的特性方程使用三变量k-map如下所示。在k-map中，列K'Qn是公共的，并且JQ'是公共的。因此，JK触发器特性方程为：

JK触发器存在一次翻转问题

考虑J = K = 1且Qn = 0，并应用时钟(CLK)。经过两个NAND门的传播延迟时间tpd后，输出将切换至Qn = 1。由于这是对输入的反馈，因此在另一次延迟tpd(FF)后，输出将切换回Qn = 0。

因此，只要存在时钟脉冲(tow)，输出就会在每个tpd(FF)处切换，并且在时钟脉冲结束时，Qn的值是不确定的。只要低时钟脉冲宽度长于触发器传播延迟(tpd)，这种情况就会持续下去。

主从电路JK触发器

下面是一个基于主从原理的脉冲触发JK触发器：由2个FF（一个主设备和一个从设备）和一个“逆变器”构成。

• 在CLK的上升沿（即CLKPULSE的+ve沿），控制输入用于确定MASTER的输出
• 当CLK变为低电平（即-ve边沿CLKPULSE）时，主机的状态传输到从机，其输出为Q和Q。
• 在MSFF中，输出完全取决于SLAVE-FF的输出。

下面为主从电路JK触发器逻辑图：

边沿触发的JK触发器

要构建仅使用上升沿信号触发的JK触发器，还可以使用上升沿触发的D触发器、非门和与非门，如下所示：