100%提升信号完整性：阻抗匹配在高速SerDes中的实践与影响
100%提升信号完整性：阻抗匹配在高速SerDes中的实践与影响
在高速信号传输系统中，阻抗匹配是确保信号完整性和系统性能的关键因素。本文将深入探讨阻抗匹配在高速SerDes（串行器/解串器）中的实践与影响，包括PCB设计、传输线和连通孔的阻抗控制，以及如何使用ERL（有效反射损耗）来量化反射损耗。
一个高速信号SerDes通道（例如PCIe、112G/224G-PAM4）包含了以下片段：
- 传输线
- 连通孔（PTH或B/B via）
- 连接器
- 高速电缆
- 锡球（Ball and Bump）
我们希望所有片段都能有一致的阻抗，以减少信号反射。然而，由于各个片段自身的结构问题，完全达到相同的阻抗设计是不可能的。因此，我们的目标是尽量减少阻抗的跳动。例如，下面这张TDR图显示了设计阻抗在95欧姆时的情况，扣除测试夹具外，我们控制阻抗在95欧姆上下10%，这样通道的SI特性才会更好！
PCB阻抗匹配
通道的每个片段都有其阻抗，这些阻抗都应该接近芯片IP的内部阻抗，比如PCIe=85欧姆、112G SerDes=100欧姆，我们将此称为阻抗匹配。一个阻抗匹配的通道（或者说是透明通道），通道的反射是很低的，反射系数会趋近于0，系统SI工程师应该寻求方法将通道阻抗控制在一定的范围内。
我们每天都在努力降低反射系数，反射系数越低，则return loss越好，整体SI性能也会提升！每个高速信号通道都会有其特定的阻抗要求，例如PCIe为85欧姆，网络信号SerDes为100欧姆（现在大多设计在90~95欧姆）。
传输线与连通孔的阻抗匹配
对于PCB设计者而言，主要关注以下两方面：
- 传输线的阻抗控制
- 根据不同介质厚度，计算差分对的线宽、线距以满足阻抗条件。
- 考虑PCB制造误差，例如材料DK、PCB蚀刻条件。以往分析制造误差非常耗时，但现在AI的出现解决了这个问题，许多EDA供应商都推出了AI版本的软件，例如Cadence的Optimality，可以大大缩短模拟时间。
- 注意设计细节，例如差分对的PN长度差异，224G的要求已经低到0.5~1mil，tune线的使用可能会导致阻抗变化，通过EM求解器可以分析并优化这些区域。
强烈建议进行这些分析，可以在设计阶段就考虑制造误差，减少后续调试时间，提高产品量产时的可靠性！
- 连通孔Via的阻抗控制
- 使用3D EM求解器（例如Cadence Clarity）萃取阻抗，并控制阻抗在可允许的范围内（5~10%）。
- 模拟PCB制造变异对Via阻抗的影响，尝试找出最坏情况。可以利用Cadence Optimality找出在众多制造变量中，哪些变量对Via阻抗最为敏感。
ERL - 将反射损耗数值化
在比较两个通道的Return loss时，常常会遇到一个问题：像下图所示，蓝色线的低频RL较好，但在10-45GHz范围变差，再往高频又变得相反。由于高速信号SI需要考虑从0到相当高频率的带宽，很难判断哪个通道的反射更好。
而ERL（有效反射损耗）解决了这个问题！通过将具有带宽的return loss转换成一个数值，我们可以很容易地判断哪个通道的反射更好。
具体实现是通过计算整个无源通道（Passive Channel）的Transfer function，乘上信号在不同频率上的功率密度，再利用傅立叶变换转换成时域Impulse response，最后转换成dB数值。这样就不需要再去担心低频与高频哪个好才是好，ERL已经将信号的频宽考量进去，并针对频宽做权重比例分配，完整呈现通道的反射状况。
简单的阻抗匹配设计指南
要做好阻抗匹配可以参考以下建议：
- 控制传输线阻抗与高速信号的阻抗要求一致。
- 信号线的参考平面需要保持完整。
- 注意蛇形走线造成的阻抗不匹配。
- 运用3D电磁模拟软件求得Via的阻抗，并执行制造稳定度分析。
- 妥善处理不连续结构（例如Pad、Solderball）。