一种14T抗辐射SRAM存储单元电路与工作方法与流程

一种14T抗辐射SRAM存储单元电路与工作方法与流程

在极端环境下，如太空探索、核能领域等，电子设备需要具备卓越的抗辐射性能。本文介绍了一种14T抗辐射SRAM存储单元电路与工作方法，通过创新的电路设计和工作流程，有效解决了传统SRAM在辐射环境下的数据翻转问题，为高可靠性的电子设备提供了新的技术方案。

本发明属于集成电路存储器领域，涉及一种14T抗辐射SRAM存储单元电路与工作方法。

背景技术

在当今半导体技术的迅猛发展中，电子设备在极端环境下的应用需求日益增加，这包括太空探索、核能领域、高辐射医疗环境等。在这些极端条件下，内嵌SoC的电子设备不仅需要满足高性能和高集成度的要求，还必须具备卓越的抗辐射性能，以确保系统的可靠性和稳定性。辐射引起的电磁干扰、位翻转以及存储单元的错误，对SoC片内的存储器件尤其是静态随机存取存储器（Static Random Access Memory, SRAM）造成了严峻的挑战。SRAM作为SoC系统中的核心组件，直接关系到系统的性能和稳定性。然而，在辐射环境下，SRAM容易受到电离辐射的影响；当高能粒子穿过硅衬底时，它们会产生少数载流子，这些载流子可以被源极或漏极扩散收集。当存储节点周围的晶体管收集这些载流子后可能会引起存储节点数据的变化，这种现象被称为单粒子翻转（SEU）；如果这些变化没有及时修正，则会导致整个单元数据的翻转，此操作可能会更改存储在数据节点上的数据，并且可能会更改数据完整性，导致存储单元的临时或永久性故障。因而，为满足航天器等对集成电路抗辐射的需求，解决SRAM单元的SEU的影响，提高存储单元抗SEU的能力是十分有必要的。

现有技术中也有一些解决这一问题的技术方案，但这些方案大都存在不能完全恢复单粒子效应造成的单个节点数据翻转，一些方案虽能完全恢复单粒子效应造成的单个节点数据翻转，但是当两个节点同时发生数据翻转的时候基本上就不能够恢复。

申请公开号为CN116072184A的发明专利申请公开了一种利用极性加固技术的12T抗辐射SRAM单元，采用该种单元电路布局的模块、以及基于该种单元电路设计的抗辐射电路。对比文件基于极性加固技术对存储节点Q、QB进行了NMOS晶体管加固，只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得存储节点Q、QB有效避免发生翻转；同时外围节点S0、S1数据反馈保证了内部节点Q、QB可以在发生翻转后恢复至初始状态，从而使得单元在保证容限性能不掉队的情况，实现了抗辐照性能的提升，可实现部分双节点出现SEU也能恢复。但对比文件中Q与QB节点的上拉是由S0、S1节点电压决定，再加上Q与QB处于两个NMOS晶体管之间，NMOS作为上拉管会导致数据节点无法做到0-1.2V的全摆幅；同时，对比文件虽然实现了抗辐照性能的提升，但是其数据节点未进行保护，可能存在漏电风险，导致数据输出不稳定。

技术实现思路

本发明所要解决的技术问题在于在辐射环境下，SRAM容易受到电离辐射的影响，导致存储单元的临时或永久性故障。

本发明是通过以下技术方案解决上述技术问题的：

一种14T抗辐射SRAM存储单元电路，包括：8个PMOS晶体管、6个NMOS晶体管，所述8个PMOS晶体管依次记为P1-P8，6个所述NMOS晶体管依次记为N1-N6，其中：

• NMOS晶体管N1的源极与第一位线BL电连接；NMOS晶体管N1的漏极与NMOS晶体管N3的漏极、PMOS晶体管P3的源极、PMOS晶体管P7的栅极电连接；NMOS晶体管N1的栅极与第一字线WL电连接；NMOS晶体管N3的栅极与PMOS晶体管P3的栅极、PMOS晶体管P6的源极、PMOS晶体管P2的漏极、PMOS晶体管P8的漏极、PMOS晶体管P5的栅极、NMOS晶体管N5的栅极电连接；NMOS晶体管N3的源极与NMOS晶体管N6的漏极、PMOS晶体管P8的源极电连接；NMOS晶体管N5的漏极与PMOS晶体管P7的源极、NMOS晶体管N4的源极电连接；NMOS晶体管N5的源极接GND；NMOS晶体管N6的栅极与PMOS晶体管P6的栅极、PMOS晶体管P5的源极、PMOS晶体管P7的漏极、PMOS晶体管P1的漏极、PMOS晶体管P4的栅极、NMOS晶体管N4的栅极电连接；NMOS晶体管N6的源极接GND；NMOS晶体管N4的漏极与NMOS晶体管N2的漏极、PMOS晶体管P4的源极、PMOS晶体管P8的栅极电连接；NMOS晶体管N2的源极与第二位线BLB电连接；NMOS晶体管N2的栅极与第一字线WL电连接；PMOS晶体管P1的源极与第一位线BL电连接；PMOS晶体管P1的栅极与第二字线WWL电连接；PMOS晶体管P3的漏极与PMOS晶体管P5的漏极、PMOS晶体管P6的漏极、PMOS晶体管P4的漏极电连接接VDD；PMOS晶体管P2的栅极与第二字线WWL电连接；PMOS晶体管P2的源极与第二位线BLB电连接。

本发明所述的一种14T抗辐射SRAM存储单元电路与工作方法，通过PMOS晶体管P5的栅极与PMOS晶体管P6的漏极电连接，PMOS晶体管P5的漏极与PMOS晶体管P6的栅极电连接，形成交叉耦合结构实现完全抵抗单个节点处发生数据翻转；同时，由于第一冗余节点与第二冗余节点采用双下拉管结构且下拉管分别由不同反馈进行控制，使得双节点同时发生数据翻转时仍能恢复到初始状态。

优选的，在NMOS晶体管N1的漏极、NMOS晶体管N3的漏极、PMOS晶体管P3的源极、PMOS晶体管P7的栅极电连接所在线路上设有第一存储节点Q。

优选的，在NMOS晶体管N4的漏极、NMOS晶体管N2的漏极、PMOS晶体管P4的源极、PMOS晶体管P8的栅极电连接所在线路上设有第二存储节点QB。

优选的，在NMOS晶体管N6的栅极、PMOS晶体管P6的栅极、PMOS晶体管P5的源极、PMOS晶体管P7的漏极、PMOS晶体管P1的漏极、PMOS晶体管P4的栅极、NMOS晶体管N4的栅极电连接所在线路上设有第一冗余节点S0。

优选的，在NMOS晶体管N3的栅极、PMOS晶体管P3的栅极、PMOS晶体管P6的源极、PMOS晶体管P2的漏极、PMOS晶体管P8的漏极、PMOS晶体管P5的栅极、NMOS晶体管N5的栅极电连接所在线路上设有第二冗余节点S1。

一种14T抗辐射SRAM存储单元电路工作方法，在数据写入阶段：

所述第一字线WL为高电平，NMOS晶体管N1和NMOS晶体管N2导通，所述第二字线WWL为低电平，PMOS晶体管P1和PMOS晶体管P2导通；

若第一位线BL为高电平，第二位线BLB为低电平，那么通过NMOS晶体管N1向第一存储节点Q点写入“1”、通过PMOS晶体管P1向第一冗余节点S0写入“1”、NMOS晶体管N2向第二存储节点QB写入“0”、PMOS晶体管P2向第二冗余节点S1点写“0”；

反之，若第一位线BL为低电平，第二位线BLB为高电平，那么通过NMOS晶体管N1向第一存储节点Q点写入“0”、通过PMOS晶体管P1向第一冗余节点S0写入“0”、通过NMOS晶体管N2向第二存储节点QB写入“1”、通过PMOS晶体管P2向第二冗余节点S1点写“1”。

在数据保持阶段：所述第一字线WL为低电平，所述第二字线WWL为高电平。

在数据读取阶段：

所述第一位线BL和第二位线BLB均预充到高电平，第一字线WL为高电平，NMOS晶体管N1、NMOS晶体管N2导通；

若此时该单元电路存储的数据为“0”，则“Q＝S0＝0、QB＝S1＝1”，那么第一位线BL通过放电路径1：NMOS晶体管N3与NMOS晶体管N6，和放电路径2：PMOS晶体管P7与NMOS晶体管N5放电，第二位线BLB电压不产生变化，第一位线BL和第二位线BLB产生电压差，再通过灵敏放大器读出数据。

若此时该单元电路存储的数据为“1”，则“Q＝S0＝1、QB＝S1＝0”，那么第二位线BLB通放电路径1：NMOS晶体管N4与NMOS晶体管N5，和放电路径2：PMOS晶体管P8与NMOS晶体管N6向地放电，第一位线BL和第二位线BLB产生电压差，再通过灵敏放大器读出数据。

一种电子设备，包括存储器以及处理器，所述存储器用于存储支持处理器执行上述一种14T抗辐射SRAM存储单元电路工作方法的程序，所述处理器被配置为用于执行所述存储器中存储的程序。

一种存储介质，存储介质上存储有计算机程序，所述计算机程序被处理器运行时执行上述一种14T抗辐射SRAM存储单元电路工作方法的步骤。

本发明的优点在于：

本发明所述的一种14T抗辐射SRAM存储单元电路与工作方法，通过PMOS晶体管P5的栅极与PMOS晶体管P6的漏极电连接，PMOS晶体管P5的漏极与PMOS晶体管P6的栅极电连接，形成交叉耦合结构实现完全抵抗单个节点处发生数据翻转；同时，由于第一冗余节点与第二冗余节点采用双下拉管结构且下拉管分别由不同反馈进行控制，使得双节点同时发生数据翻转时仍能恢复到初始状态。